作者Aquatics (小瑞)
看板study
標題Re: 請問 ＶＨＤＬ．．．．．．
時間Sun Dec 28 10:48:55 2003
※ 引述《magnus (Professor Liu)》之銘言：
: ※ 引述《needhope (歡迎討論請Q我)》之銘言：
: : verilog HDL 跟VHDL那個適合初學?
: VHDL比較嚴謹，verilog HDL似乎比較實用。
: 所謂實用是指比較多人在用 學界&業界
: 哪個適合初學我不知道，因為VHDL我沒學過
verilog的確在台灣比較多人使用, 可能比較多能詢問的對象
不過VHDL的sample code以及參考資料也是很多, 基本上上網google一下就看不完了
所以不必擔心選哪個當初學
我以前也都不會, 後來因為project有需要硬著頭皮去K VHDL
再配合QuartusII 練習, 現在總算稍稍懂了一點
回頭看verilog 其實就很容易了解了
我覺得英文程度要有一點(看懂怎樣使用IDE), 再加上一點程式語言的底子 (ANSI C)
想自修應該不困難才對
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