作者Aquatics (小瑞)
看板study
标题Re: 请问 ＶＨＤＬ．．．．．．
时间Sun Dec 28 10:48:55 2003
※ 引述《magnus (Professor Liu)》之铭言：
: ※ 引述《needhope (欢迎讨论请Q我)》之铭言：
: : verilog HDL 跟VHDL那个适合初学?
: VHDL比较严谨，verilog HDL似乎比较实用。
: 所谓实用是指比较多人在用 学界&业界
: 哪个适合初学我不知道，因为VHDL我没学过
verilog的确在台湾比较多人使用, 可能比较多能询问的对象
不过VHDL的sample code以及参考资料也是很多, 基本上上网google一下就看不完了
所以不必担心选哪个当初学
我以前也都不会, 後来因为project有需要硬着头皮去K VHDL
再配合QuartusII 练习, 现在总算稍稍懂了一点
回头看verilog 其实就很容易了解了
我觉得英文程度要有一点(看懂怎样使用IDE), 再加上一点程式语言的底子 (ANSI C)
想自修应该不困难才对
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