作者PanzerVOR (武運長久)
看板comm_and_RF
標題[問題] 關於FIR filter改進的polyphase 架構問題
時間Wed Oct 9 22:44:57 2013
小弟要進行FIR濾波器的硬體實現(verilog)
因為抑制的db達到80db，係數多達144階，所以要進行利用poly phase架構的改進
看了下列的網路文章
http://ppt.cc/e~~T
介紹了在一個8tep的fir filter拆成4x2的濾波器架構，
在初步的polyphase架構在資料進入的時候用邏輯電路去做一個旋轉開關，
但是仔細想想用手去推倒輸出結果又不是正確的答案，
裡面的架構圖又只有4x2係數的block，不知道詳細的電路圖，
請問有沒有關於polyphase filter的詳細電路圖呢？
最好有詳細到暫存器與係數乘法器的位置，拜託各位大大，
小弟看了很多網路的paper還是不太知道詳細架構圖。
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