作者siriusran (~~嵐~~)
看板comm_and_RF
標題[問題] SIwave+Designer 收斂性
時間Wed Sep 19 22:23:22 2012
用SIwave 跑被動電路
抽S參數 放到Designer跑Trasient
經常會出現收斂性的問題
修改SIwave模擬頻率也會時好時壞
不知道有前輩遇過這樣的問題嗎?
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 114.35.248.65
1F：推 profyang:大概描述一下你掃頻範圍和時域的tr,UI?140.112.248.221 09/19 22:28
2F：→ siriusran:0-3GHz 301points tr=500p UI=2.5ns 114.35.248.65 09/19 22:40
3F：→ siriusran:跑類似diff. line 多加或減個via 114.35.248.65 09/19 22:42
4F：→ siriusran:跑時域就不收斂 點數跑太多變load很久 114.35.248.65 09/19 22:43
5F：推 profyang:點數跑多一點吧 不然也沒什麼辦法140.112.248.221 09/19 23:03
6F：推 profyang:其實你可以試著用interpolating掃多點140.112.248.221 09/19 23:07
7F：→ profyang:內差的話掃2000點不會比掃200點慢太多140.112.248.221 09/19 23:07
8F：→ siriusran:不過designer 會load device很久 114.35.248.65 09/19 23:23
9F：推 profyang:這部分我通常是用ADS 不過應該差不多140.112.248.221 09/19 23:37
10F：→ profyang:不過你要做的事目前最強的還是sigrity的140.112.248.221 09/19 23:37
11F：→ profyang:broadband spice140.112.248.221 09/19 23:38
12F：→ profyang:就是先將s參數轉成RLC電路再去模擬140.112.248.221 09/19 23:38