作者siriusran (~~岚~~)
看板comm_and_RF
标题[问题] SIwave+Designer 收敛性
时间Wed Sep 19 22:23:22 2012
用SIwave 跑被动电路
抽S参数 放到Designer跑Trasient
经常会出现收敛性的问题
修改SIwave模拟频率也会时好时坏
不知道有前辈遇过这样的问题吗?
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 114.35.248.65
1F：推 profyang:大概描述一下你扫频范围和时域的tr,UI?140.112.248.221 09/19 22:28
2F：→ siriusran:0-3GHz 301points tr=500p UI=2.5ns 114.35.248.65 09/19 22:40
3F：→ siriusran:跑类似diff. line 多加或减个via 114.35.248.65 09/19 22:42
4F：→ siriusran:跑时域就不收敛 点数跑太多变load很久 114.35.248.65 09/19 22:43
5F：推 profyang:点数跑多一点吧 不然也没什麽办法140.112.248.221 09/19 23:03
6F：推 profyang:其实你可以试着用interpolating扫多点140.112.248.221 09/19 23:07
7F：→ profyang:内差的话扫2000点不会比扫200点慢太多140.112.248.221 09/19 23:07
8F：→ siriusran:不过designer 会load device很久 114.35.248.65 09/19 23:23
9F：推 profyang:这部分我通常是用ADS 不过应该差不多140.112.248.221 09/19 23:37
10F：→ profyang:不过你要做的事目前最强的还是sigrity的140.112.248.221 09/19 23:37
11F：→ profyang:broadband spice140.112.248.221 09/19 23:38
12F：→ profyang:就是先将s参数转成RLC电路再去模拟140.112.248.221 09/19 23:38