作者happy3308 (Johanson)
看板comm_and_RF
標題Fw: [問題] VHDL
時間Fri Dec 2 12:36:56 2011
※ [本文轉錄自 Electronics 看板 #1Es5MoGA ]
作者: happy3308 (Johanson) 看板: Electronics
標題: [問題] VHDL
時間: Fri Dec 2 12:35:57 2011
小弟最近在做VHDL想關CODE 假設前端訊號進來經過種種處理之後,
得到的是CLOCK 數, 由於訊號源不穩定，導致CLOCK 數 是不穩定的,
在此假設依序得到的五筆800 1000 1100 1200 1300 CLOCK數量,
請問是否能在VHDL 中 做平均呢?? 希望大家幫忙!!謝謝!
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.123.121.166
※ 發信站: 批踢踢實業坊(ptt.cc)
※ 轉錄者: happy3308 (140.123.121.166), 時間: 12/02/2011 12:36:56
1F：推 dididog:看不太懂描述..不過有一種叫做 203.69.97.52 12/02 13:45
2F：→ dididog:moving average的方式可以參考看看 203.69.97.52 12/02 13:45
3F：→ happy3308:感謝...140.123.121.166 12/02 15:07