作者iiiikkk (東森媒體科技)
看板comm_and_RF
標題[問題] PLL phase margin問題
時間Fri Nov 18 13:58:38 2011
請問若Loop filter到VCO的interface間有加一個unit gain buffer
那麼這個unit gain buffer在整個PLL closed loop中
要怎麼去等效model, 以確保PLL的phase margin是夠的
謝謝
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 211.75.121.126
1F：→ battlecruise:BW夠寬就好 114.34.219.135 11/18 22:18
2F：推 yuushou:多寬叫做好? BW>1GHz?111.251.231.185 11/23 09:36
3F：推 circularssk:至少大於10倍 loop filter BW 220.133.191.58 11/24 22:24
4F：→ circularssk:我猜的 220.133.191.58 11/24 22:24