作者iiiikkk (东森媒体科技)
看板comm_and_RF
标题[问题] PLL phase margin问题
时间Fri Nov 18 13:58:38 2011
请问若Loop filter到VCO的interface间有加一个unit gain buffer
那麽这个unit gain buffer在整个PLL closed loop中
要怎麽去等效model, 以确保PLL的phase margin是够的
谢谢
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 211.75.121.126
1F：→ battlecruise:BW够宽就好 114.34.219.135 11/18 22:18
2F：推 yuushou:多宽叫做好? BW>1GHz?111.251.231.185 11/23 09:36
3F：推 circularssk:至少大於10倍 loop filter BW 220.133.191.58 11/24 22:24
4F：→ circularssk:我猜的 220.133.191.58 11/24 22:24