作者tjyee (gg)
看板comm_and_RF
標題[問題] PLL的怪現象
時間Sat Oct 15 00:46:01 2011
大家好,小弟目前在設計PLL,PFD是使用一種沒有glitch的架構,意思是說當電路鎖定時,
up訊號為持VDD,dn維持gnd,但我實際模擬時發現最後鎖定時,dn訊號會有衝到VDD的細長
訊號,up則沒有,拉近看VCO除頻回來訊號與reference clock做比較發現除頻訊號真的比
reference快一點點,不知道各位有沒有遇到相同問題,另外想問的是LC tank VCO在
ADS模擬與hspice模擬頻率不太一樣,是一般都有這種問題,還是我模擬方式可能有錯?
謝謝大家!!
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