作者tjyee (gg)
看板comm_and_RF
标题[问题] PLL的怪现象
时间Sat Oct 15 00:46:01 2011
大家好,小弟目前在设计PLL,PFD是使用一种没有glitch的架构,意思是说当电路锁定时,
up讯号为持VDD,dn维持gnd,但我实际模拟时发现最後锁定时,dn讯号会有冲到VDD的细长
讯号,up则没有,拉近看VCO除频回来讯号与reference clock做比较发现除频讯号真的比
reference快一点点,不知道各位有没有遇到相同问题,另外想问的是LC tank VCO在
ADS模拟与hspice模拟频率不太一样,是一般都有这种问题,还是我模拟方式可能有错?
谢谢大家!!
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