看起來你應該是做注入鎖定式的除頻器 我之前有找一些注入鎖定式的倍頻器paper 裡面看到free running的Phase Noise就像VCO一樣，頻率越高大概就越爛 會與製程的元件有關，最簡單可以藉由fine tune來讓free running的PN達到最小 這樣做的意義是，這樣的元件尺寸可以讓元件所產生的雜訊貢獻最小 換成注入訊號時，理論上的除頻器與倍頻器Phase Noise與注入訊號的關係 為Phase Noise + 20logN，其中N為倍數，若是除二，N=0.5，若是二倍頻器，N=2 簡單說就是除頻器(除二)理論上的輸出Phase Noise會比注入訊號的好6dB左右 PN'=PN-6dB，若是20 GHz的注入訊號Phase Noise為-110 dBc @1 MHz freq offset 則10 GHz理想輸出訊號應該為-116 dBc 有了以上的背景知識之後 可以猜測你出了的問題，就在於你應該是注入一個非常理想的訊號進到你的電路 我猜其Phase Noise表現一定是-130等級(@1M)之類的，或者是理想的一根tone而已 所以輸出訊號的Phase Noise再扣上6dB當然就是非常低的程度 可以試試看注入有Phase Noise差一點的訊號看看 看是不是與理論值一樣好6dB 若沒有好6dB的話，就是其他電路元件所貢獻的雜訊， 可以直接用剛剛所說以free running的PN角度來tune看看 至於你說的Ft問題 我以VCO的微薄理解來討論看看 VCO主要是要產生負阻，只要訊號在回路中繞一圈回來Gain要能稍微大於1，就可以動了 所以以Cross Coupled Pair的角度，似乎有沒有接近ft都沒有關係 尤其你的頻率僅在20 GHz，距離0.18um的Ft還有一小段距離，所以應該可以安心使用 ※ 引述《iiiikkk (我想 我喜歡妳)》之銘言： : ※ 引述《vainly (現在放棄比賽就結束了)》之銘言： : : 最近在做除頻器的時候突然想到一個問題,就是電晶體的截止頻率ft和崩潰電壓 : : 因為最近在做20GHz的Frequency divider 但是突然想到注入電晶體的尺寸(通道 : : 長度)與截止頻率和崩潰電壓間的關係,因為之前上課老師有提過忽然想到(PA的課) : : 不知道在做除頻器時是不是也要考慮這兩者,如果是要怎麼看尺寸適不適合,映像如果 : : 到達ft時電晶體就沒有gain,相對於除頻器而言gain的意義為何?因為並不像PA需要放 : : 大,故這不是很懂?有幫有能幫我解答嗎? : : PS:想補問一下,關於除頻器的phase noise的模擬(非free running)好像大家都說不準 : : (模擬上),好像與量測時的訊號產生器有關,但模擬時有變好的趨勢在量測時可以相信嗎? : : 還是就完全沒關係 : 以D-latch為base的divider為例， : 它的主要目的是latch裡頭的電晶體有足夠的時間對input訊號做開/關的動作 : 在考量phase error的前提下，會希望加大它的slew rate，減少zero-crossing時間， : 可以計算它需要的電流，通常我是看fmax(最大振盪頻率)，而不是看ft : ps.的問題看不太懂 --

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