看起来你应该是做注入锁定式的除频器 我之前有找一些注入锁定式的倍频器paper 里面看到free running的Phase Noise就像VCO一样，频率越高大概就越烂 会与制程的元件有关，最简单可以藉由fine tune来让free running的PN达到最小 这样做的意义是，这样的元件尺寸可以让元件所产生的杂讯贡献最小 换成注入讯号时，理论上的除频器与倍频器Phase Noise与注入讯号的关系 为Phase Noise + 20logN，其中N为倍数，若是除二，N=0.5，若是二倍频器，N=2 简单说就是除频器(除二)理论上的输出Phase Noise会比注入讯号的好6dB左右 PN'=PN-6dB，若是20 GHz的注入讯号Phase Noise为-110 dBc @1 MHz freq offset 则10 GHz理想输出讯号应该为-116 dBc 有了以上的背景知识之後 可以猜测你出了的问题，就在於你应该是注入一个非常理想的讯号进到你的电路 我猜其Phase Noise表现一定是-130等级(@1M)之类的，或者是理想的一根tone而已 所以输出讯号的Phase Noise再扣上6dB当然就是非常低的程度 可以试试看注入有Phase Noise差一点的讯号看看 看是不是与理论值一样好6dB 若没有好6dB的话，就是其他电路元件所贡献的杂讯， 可以直接用刚刚所说以free running的PN角度来tune看看 至於你说的Ft问题 我以VCO的微薄理解来讨论看看 VCO主要是要产生负阻，只要讯号在回路中绕一圈回来Gain要能稍微大於1，就可以动了 所以以Cross Coupled Pair的角度，似乎有没有接近ft都没有关系 尤其你的频率仅在20 GHz，距离0.18um的Ft还有一小段距离，所以应该可以安心使用 ※ 引述《iiiikkk (我想 我喜欢你)》之铭言： : ※ 引述《vainly (现在放弃比赛就结束了)》之铭言： : : 最近在做除频器的时候突然想到一个问题,就是电晶体的截止频率ft和崩溃电压 : : 因为最近在做20GHz的Frequency divider 但是突然想到注入电晶体的尺寸(通道 : : 长度)与截止频率和崩溃电压间的关系,因为之前上课老师有提过忽然想到(PA的课) : : 不知道在做除频器时是不是也要考虑这两者,如果是要怎麽看尺寸适不适合,映像如果 : : 到达ft时电晶体就没有gain,相对於除频器而言gain的意义为何?因为并不像PA需要放 : : 大,故这不是很懂?有帮有能帮我解答吗? : : PS:想补问一下,关於除频器的phase noise的模拟(非free running)好像大家都说不准 : : (模拟上),好像与量测时的讯号产生器有关,但模拟时有变好的趋势在量测时可以相信吗? : : 还是就完全没关系 : 以D-latch为base的divider为例， : 它的主要目的是latch里头的电晶体有足够的时间对input讯号做开/关的动作 : 在考量phase error的前提下，会希望加大它的slew rate，减少zero-crossing时间， : 可以计算它需要的电流，通常我是看fmax(最大振荡频率)，而不是看ft : ps.的问题看不太懂 --

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