作者kei1220 (囧宏)
看板comm_and_RF
標題[問題] IBIS在ADS模擬的問題..
時間Thu Mar 18 15:32:42 2010
不好意思...想要再次請問大家一些IBIS model的問題
不知道為什麼
我將or閘(MC74VHC32)的IBIS model代入ADS
所生成的IBIS卻只有一個觸發...
就覺得很困惑的一點是..or gate明明就需要兩個input...
所以就不知道要怎樣模擬...
在想還是我哪裡搞錯了...
由於自己才剛接觸IBIS沒多久
所以多數的時間都在try error....
所以才想請各位板上高手幫忙!!
在這邊致上最高的敬意..
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.117.156.15
1F：推 ppboy:IBIS無法直接描述OR, AND Gate這種東西喔 140.112.4.199 03/18 21:34
2F：→ ppboy:你用到的應該只是output buffer 140.112.4.199 03/18 21:36
3F：推 ppboy:只能描述OR Gate在10 01 11這三種狀態時 140.112.4.199 03/18 21:39
4F：→ ppboy:Output為1這樣而已，此時你的Input要掛1 140.112.4.199 03/18 21:40
5F：→ kei1220:感謝樓上高手的說明!! 140.117.156.15 03/19 12:32
6F：→ kei1220:如果是這樣也就比較合理了 140.117.156.15 03/19 12:32
7F：→ kei1220:我還想請問一個問題... 140.117.156.15 03/19 12:33
8F：→ kei1220:我有看到一篇資料說 140.117.156.15 03/19 12:34
9F：→ kei1220:"IBIS沒有考慮內部的邏輯延時" 140.117.156.15 03/19 12:35
10F：→ kei1220:意思是說IBIS沒有考慮delay嗎?? 140.117.156.15 03/19 12:35
11F：推 ppboy:是的 不會有delay的資訊 123.204.74.177 03/19 23:21
12F：→ kei1220:恩恩 了解 140.117.156.15 03/21 22:14
13F：→ kei1220:不過IBIS似乎有探討"Tco"(time to clock o 140.117.156.15 03/21 22:15
14F：→ kei1220:ut),所以這跟邏輯內部的delay不一樣囉? 140.117.156.15 03/21 22:16
15F：→ kei1220:另外...我還有個問題想請教.. 140.117.156.15 03/21 22:17
16F：→ kei1220:就是我是想要模擬單一元件的邏輯特性 140.117.156.15 03/21 22:18
17F：→ kei1220:而我只用一個"output buffer"似乎就可以了 140.117.156.15 03/21 22:18
18F：→ kei1220:我有試過加上"input buffer"一起模擬 140.117.156.15 03/21 22:18
19F：→ kei1220:感覺兩個模擬結果很相近 140.117.156.15 03/21 22:19
20F：→ kei1220:所以就不是很懂"input buffer"的作用 140.117.156.15 03/21 22:19
21F：→ kei1220:而模擬單一元件的邏輯特性有需要加"input 140.117.156.15 03/21 22:21
22F：→ kei1220:buffer"嗎?不好意思..我問題好像很多..= = 140.117.156.15 03/21 22:21
23F：→ kei1220:拜託你了!! 大感謝!! 140.117.156.15 03/21 22:25