作者finalhaven (爆炸神威)
看板comm_and_RF
標題Re: [問題] modelsim問題
時間Wed Oct 14 11:32:40 2009
Modelsim 是用來驗證Verliog RTL電路
所以Modelsim並無Synthesis(合成)的功能
要合成?，請服用
Xilinx ISE, Altera Quartus II,
Synopsys Design Compiler, Mentor Graphic Precision RTL Plus
這幾套軟體都可以合成電路，把RTL合成至Gate-level
然後再用Modelsim做Gate Level 驗證
--
當在跑向終點的漫長旅程上，請不要忘記最初起點的夢想!
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.115.73.96