作者finalhaven (爆炸神威)
看板comm_and_RF
标题Re: [问题] modelsim问题
时间Wed Oct 14 11:32:40 2009
Modelsim 是用来验证Verliog RTL电路
所以Modelsim并无Synthesis(合成)的功能
要合成?，请服用
Xilinx ISE, Altera Quartus II,
Synopsys Design Compiler, Mentor Graphic Precision RTL Plus
这几套软体都可以合成电路，把RTL合成至Gate-level
然後再用Modelsim做Gate Level 验证
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当在跑向终点的漫长旅程上，请不要忘记最初起点的梦想!
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