作者ulin0404 (...)
看板comm_and_RF
標題[請益] FPGA 每次處理完後的結果都不同
時間Thu Oct 8 16:35:00 2009
我現在有一個硬體FPGA的project
這project是一個在處理圖片的project
然後我要做影像處理
我把其中的一個小module拿出來做修改
然後只跑這小module的testbench是沒問題的
但跑整個專案時卻發現每次處理完後的結果都不同
請問這會是什麼原因呢
是我的verilog寫法不夠嚴謹的關係嗎 ?
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.122.79.86
1F：→ horsehead:當然是code的問題 你testbench覆蓋率不 61.228.78.37 10/08 22:43
2F：→ horsehead:夠高的話 有些盲點很容易就被他溜掉了 61.228.78.37 10/08 22:44
3F：→ perytech:如果電路很大或者你要求的速度比較高的話 163.25.95.46 10/08 23:02
4F：→ perytech:有一個可能的原因是FPGA Route所造成的差 163.25.95.46 10/08 23:03
5F：→ perytech:異 163.25.95.46 10/08 23:03
6F：推 CompileUltra:你的sim是怎麼sim? 圖片有放下去run 118.160.160.1 10/09 00:05
7F：→ CompileUltra:再還原回來看嗎? FPGA可能有問題 118.160.160.1 10/09 00:06
8F：→ CompileUltra:但若RTL沒驗好怎麼debug FPGA呢? 118.160.160.1 10/09 00:06