作者ulin0404 (...)
看板comm_and_RF
标题[请益] FPGA 每次处理完後的结果都不同
时间Thu Oct 8 16:35:00 2009
我现在有一个硬体FPGA的project
这project是一个在处理图片的project
然後我要做影像处理
我把其中的一个小module拿出来做修改
然後只跑这小module的testbench是没问题的
但跑整个专案时却发现每次处理完後的结果都不同
请问这会是什麽原因呢
是我的verilog写法不够严谨的关系吗 ?
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.122.79.86
1F：→ horsehead:当然是code的问题 你testbench覆盖率不 61.228.78.37 10/08 22:43
2F：→ horsehead:够高的话 有些盲点很容易就被他溜掉了 61.228.78.37 10/08 22:44
3F：→ perytech:如果电路很大或者你要求的速度比较高的话 163.25.95.46 10/08 23:02
4F：→ perytech:有一个可能的原因是FPGA Route所造成的差 163.25.95.46 10/08 23:03
5F：→ perytech:异 163.25.95.46 10/08 23:03
6F：推 CompileUltra:你的sim是怎麽sim? 图片有放下去run 118.160.160.1 10/09 00:05
7F：→ CompileUltra:再还原回来看吗? FPGA可能有问题 118.160.160.1 10/09 00:06
8F：→ CompileUltra:但若RTL没验好怎麽debug FPGA呢? 118.160.160.1 10/09 00:06