作者carlos761017 (異形)
看板comm_and_RF
標題[問題] 請問一個verilog的問題
時間Thu Sep 17 20:28:19 2009
因為我是個對verilog只有一點基礎知識的新手
最近卻要寫Pipeline FFT 的verilog程式
裡面的exponential 我卻不知道要怎麼解決
當初在寫C模擬的時候
有方便的fcos和fsin可以表示
不過到了verilog裡
我就不知道該怎麼辦了
所以請板上的各位高手幫我解惑一下
拜託各位了
謝謝^^~
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.114.22.22
1F：→ bighead319:那些twiddle factor一般都是存在ROM裡 61.216.169.8 09/18 01:34
2F：→ bighead319:但早期的paper會用cordic去做，至於 61.216.169.8 09/18 01:35
3F：→ bighead319:為何，你可以想想 61.216.169.8 09/18 01:35
4F：推 wildwolf:使用 Synopsys 的 DesignWare 140.113.212.9 09/18 08:59
5F：→ wildwolf:DW02_sincos(); 140.113.212.9 09/18 09:00
6F：推 gieks:你可能需要找一些做FFT電路的paper 先看懂 140.112.20.129 09/20 20:41
7F：→ gieks:butterfly架構 再搭配板友回應的twiddle 140.112.20.129 09/20 20:41
8F：→ gieks:factor的建構方法 就ok啦 140.112.20.129 09/20 20:42
9F：→ gieks:光跑完functional的C model就寫verilog也跳 140.112.20.129 09/20 20:42
10F：→ gieks:太快了 應該先用C寫過一版butterfly架構的 140.112.20.129 09/20 20:43
11F：→ gieks:fixed point 模擬 再來寫電路就會很快了 140.112.20.129 09/20 20:43