作者carlos761017 (异形)
看板comm_and_RF
标题[问题] 请问一个verilog的问题
时间Thu Sep 17 20:28:19 2009
因为我是个对verilog只有一点基础知识的新手
最近却要写Pipeline FFT 的verilog程式
里面的exponential 我却不知道要怎麽解决
当初在写C模拟的时候
有方便的fcos和fsin可以表示
不过到了verilog里
我就不知道该怎麽办了
所以请板上的各位高手帮我解惑一下
拜托各位了
谢谢^^~
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.114.22.22
1F：→ bighead319:那些twiddle factor一般都是存在ROM里 61.216.169.8 09/18 01:34
2F：→ bighead319:但早期的paper会用cordic去做，至於 61.216.169.8 09/18 01:35
3F：→ bighead319:为何，你可以想想 61.216.169.8 09/18 01:35
4F：推 wildwolf:使用 Synopsys 的 DesignWare 140.113.212.9 09/18 08:59
5F：→ wildwolf:DW02_sincos(); 140.113.212.9 09/18 09:00
6F：推 gieks:你可能需要找一些做FFT电路的paper 先看懂 140.112.20.129 09/20 20:41
7F：→ gieks:butterfly架构 再搭配板友回应的twiddle 140.112.20.129 09/20 20:41
8F：→ gieks:factor的建构方法 就ok啦 140.112.20.129 09/20 20:42
9F：→ gieks:光跑完functional的C model就写verilog也跳 140.112.20.129 09/20 20:42
10F：→ gieks:太快了 应该先用C写过一版butterfly架构的 140.112.20.129 09/20 20:43
11F：→ gieks:fixed point 模拟 再来写电路就会很快了 140.112.20.129 09/20 20:43