作者obov (我十年前是美少年)
看板comm_and_RF
標題Re: 關於一個乘法器跟加法器的複雜度比較....
時間Thu Jun 26 10:43:04 2008
※ 引述《cckuo0305 (沒有)》之銘言：
: ※ [本文轉錄自 Electronics 看板]
: 作者: cckuo0305 (沒有) 看板: Electronics
: 標題: 關於一個乘法器跟加法器的複雜度比較....
: 時間: Thu Jun 26 09:02:54 2008
: 請問一下有沒有相關的書或論文有在比較的
: 當然這還跟 wordlength 的大小有關
: 如果從基本的架構來看
: 同樣是 N bits 的乘法器大約為加法器的 N 倍(以所須之 full adder來看)
: 但如果不同的設計方法(focus在gate count或latency)會有不一樣的比較結果
: 有沒有人有看過什麼書或論文有相關結果的
: 謝謝
WESTE那本CMOS VLSI有提到sequential static cmos adder大概有哪些架構
實際上路上找到的paper也大概是從那幾種變來的
gate count, area, speed, power等等都有比較
如果你的adder想搞pipeline那就又是另外一回事
一般乘法器關鍵還是加法器
有在乘法器上鑽研的書好像不多
不過反正早就是pipeline的時代了
要怎麼搞還是先看spec看製程再說
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