作者finalhaven (爆炸神威)
看板comm_and_RF
標題[問題]Verilog寫的除頻器動作不能...
時間Wed May 14 22:56:28 2008
這是我的verilog程式碼
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module clk_div(clkin,div_clkout,reset);
input clkin;
input reset;
output div_clkout;
reg [9:0]q;
reg div_clkout;
always@( posedge reset or negedge clkin)
begin
if(reset)
div_clkout = 0;
else if (q == 16)
div_clkout = ~div_clkout;
else
q=q+1;
end
endmodule
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我想問一下就是
這個我跑模擬
結果reset之後反應全無了.....Orz
RESET動作正常，可是除頻的功能無法動作
請大大指教(m=_=m)
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當在跑向終點的漫長旅程上，請不要忘記最初起點的夢想!
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 220.133.46.8
1F：推 bighead319:q的控制不對140.113.123.223 05/14 23:03
2F：推 hoperkey:怪怪的 你的q值到了16之後會一直加上去 59.104.57.168 05/15 23:30
3F：→ hoperkey:然後div_clkout就再也不會動了? 59.104.57.168 05/15 23:31
4F：→ hoperkey:else if (q == 16)就再也沒有進去過了 59.104.57.168 05/15 23:32
5F：→ sasako:會在進去 因為q的bit數有限 數到最大值後220.132.144.169 05/16 02:46
6F：→ sasako:又會回到0開始數..220.132.144.169 05/16 02:46
7F：→ sasako:只不過 我也覺得這樣是原PO想要的嗎???220.132.144.169 05/16 02:47