作者finalhaven (爆炸神威)
看板comm_and_RF
标题[问题]Verilog写的除频器动作不能...
时间Wed May 14 22:56:28 2008
这是我的verilog程式码
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module clk_div(clkin,div_clkout,reset);
input clkin;
input reset;
output div_clkout;
reg [9:0]q;
reg div_clkout;
always@( posedge reset or negedge clkin)
begin
if(reset)
div_clkout = 0;
else if (q == 16)
div_clkout = ~div_clkout;
else
q=q+1;
end
endmodule
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我想问一下就是
这个我跑模拟
结果reset之後反应全无了.....Orz
RESET动作正常，可是除频的功能无法动作
请大大指教(m=_=m)
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当在跑向终点的漫长旅程上，请不要忘记最初起点的梦想!
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 220.133.46.8
1F：推 bighead319:q的控制不对140.113.123.223 05/14 23:03
2F：推 hoperkey:怪怪的 你的q值到了16之後会一直加上去 59.104.57.168 05/15 23:30
3F：→ hoperkey:然後div_clkout就再也不会动了? 59.104.57.168 05/15 23:31
4F：→ hoperkey:else if (q == 16)就再也没有进去过了 59.104.57.168 05/15 23:32
5F：→ sasako:会在进去 因为q的bit数有限 数到最大值後220.132.144.169 05/16 02:46
6F：→ sasako:又会回到0开始数..220.132.144.169 05/16 02:46
7F：→ sasako:只不过 我也觉得这样是原PO想要的吗???220.132.144.169 05/16 02:47