作者baoerking (basketball)
看板comm_and_RF
標題Re: [問題] verilog的問題???
時間Wed Apr 30 13:22:20 2008
小弟看了一下大大給的testbench,發現跟我用
wave給的波形都一樣,結果卻大大的不同,小弟
想了一下,想請問大大,如果要出現0跟1的變動
,不就nrst也要0跟1變動才能出現。如果nrst只
有一段1一段0還會出現010101的現像嗎?
小弟覺得是quartus本身的問題,只是不知為什麼
?
※ 引述《sasako (微笑待人)》之銘言:
: ※ 引述《baoerking (basketball)》之銘言:
: : 小弟在此在各位大大請教一下,
: : always@(posedge clk or negedge rst)
: : begin
: : a=clk;
: : end
: : 與
: : always@(posedge clk)
: : begin
: : a=clk;
: : end
: : 為什跑出來的結果會不一樣呢?
: : 上面的a會1跟0的變動,而下面的
: : 只會抓到1而已。我是覺得上面的
: : 也應該只會抓到1而已才會,但why???
: : 各位大大幫個忙一下,小弟用的是quartus下去跑的。
: : 也是跑functional(理想的)。
: 我很無聊的幫你試了一下
: 上面的我可以讓a 都是 1
: 我是用ncverilog跑的...
: 以下是我的testbench
: ========================
: `timescale 1ns/100ps
: module test;
: reg clk,n_rst;
: wire a;
: initial begin
: $fsdbDumpfile("abc.fsdb") ;
: $fsdbDumpvars ;
: end
: abc ABC(
: .clk(clk),
: .n_rst(n_rst),
: .a(a)
: );
: always #10 clk=~clk;
: initial begin
: clk=0;
: n_rst=0;
: #1 n_rst=1;
: #9 n_rst=0;
: #1000
: $finish;
: end
: endmodule
: ===========================
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