作者baoerking (basketball)
看板comm_and_RF
標題[問題] verilog的問題？？？
時間Wed Apr 30 00:45:41 2008
小弟在此在各位大大請教一下，
always@(posedge clk or negedge rst)
begin
a=clk;
end
與
always@(posedge clk)
begin
a=clk;
end
為什跑出來的結果會不一樣呢？
上面的a會1跟0的變動，而下面的
只會抓到1而已。我是覺得上面的
也應該只會抓到1而已才會，但why???
各位大大幫個忙一下，小弟用的是quartus下去跑的。
也是跑functional(理想的)。
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.127.205.86
1F：推 ej41i6:好奇怪 一般always@(posedge xxx) 這種不是140.112.244.119 04/30 01:01
2F：→ ej41i6:應該都要用 <= 嗎? 是我認知錯誤還是怎樣?140.112.244.119 04/30 01:02
3F：→ ej41i6:你要不要改成 a <= clk 試試看....140.112.244.119 04/30 01:04
4F：→ sasako:<= 和 = 在此情況沒差220.132.144.169 04/30 01:11
5F：推 mingweii:要看你的rst的波形是怎樣設的吧~ 140.113.243.5 04/30 13:44
6F：推 drinkitblack:不要用第一種比較好吧reset寫在裡面 122.116.236.21 05/01 01:59