作者baoerking (basketball)
看板comm_and_RF
标题[问题] verilog的问题？？？
时间Wed Apr 30 00:45:41 2008
小弟在此在各位大大请教一下，
always@(posedge clk or negedge rst)
begin
a=clk;
end
与
always@(posedge clk)
begin
a=clk;
end
为什跑出来的结果会不一样呢？
上面的a会1跟0的变动，而下面的
只会抓到1而已。我是觉得上面的
也应该只会抓到1而已才会，但why???
各位大大帮个忙一下，小弟用的是quartus下去跑的。
也是跑functional(理想的)。
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.127.205.86
1F：推 ej41i6:好奇怪 一般always@(posedge xxx) 这种不是140.112.244.119 04/30 01:01
2F：→ ej41i6:应该都要用 <= 吗? 是我认知错误还是怎样?140.112.244.119 04/30 01:02
3F：→ ej41i6:你要不要改成 a <= clk 试试看....140.112.244.119 04/30 01:04
4F：→ sasako:<= 和 = 在此情况没差220.132.144.169 04/30 01:11
5F：推 mingweii:要看你的rst的波形是怎样设的吧~ 140.113.243.5 04/30 13:44
6F：推 drinkitblack:不要用第一种比较好吧reset写在里面 122.116.236.21 05/01 01:59