作者ck881256 (豬北鼻)
看板comm_and_RF
標題[請益] 奇怪的Timing Violation
時間Fri Mar 21 00:39:37 2008
我目前正在做晶片設計
預計6/2要跟CIC下TSMC 0.18um
不過在做完DV之後跑gate-level simulation
出現了一個奇怪的現象 @@
就是我沒加scan-chain去跑Ncverilog 就很正常 沒啥事情
可是上了scan-chain之後
就會出現以下timing violation
(僅貼上其中一個訊息做為範例) :
Warning! Timing violation
Scheduled event for delayed signal of net "D" at time 13120002 PS was canceled!
File: ./SynGateLevel/tsmc18.v, line = 20382
Scope: TEST_MRMS_FFT.MRMS_FFT.PE2.DO_RE0_reg_11_
Time: 13119771 PS
諸如此類的timing violation
原本以為這樣應該是完蛋 output看不到東西
結果竟然我還是可以看到所有的東西 @@
另外我把檔案拿到modelsim去跑
又什麼事情都沒有 不會有這樣的訊息出現
讓我現在很納悶 不知道這到底是怎麼回事
然後要怎麼解決......
以上 不知道是否有板友也曾遇過這樣的問題
他的原因是什麼 有沒有什麼解決方法呢?
還是就這樣放著不管他 @@
感謝大家!!
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 124.218.102.130
1F：→ wildwolf:你的這個訊息不是timing violation 啊 140.113.212.9 03/21 11:31
2F：→ wildwolf:這個跟UDP寫法有關，不會影響你的結果 140.113.212.9 03/21 11:31
3F：→ ck881256:謝謝!!那所以這還是tsmc18.v的問題囉? @@118.161.149.101 03/21 15:00