作者ck881256 (猪北鼻)
看板comm_and_RF
标题[请益] 奇怪的Timing Violation
时间Fri Mar 21 00:39:37 2008
我目前正在做晶片设计
预计6/2要跟CIC下TSMC 0.18um
不过在做完DV之後跑gate-level simulation
出现了一个奇怪的现象 @@
就是我没加scan-chain去跑Ncverilog 就很正常 没啥事情
可是上了scan-chain之後
就会出现以下timing violation
(仅贴上其中一个讯息做为范例) :
Warning! Timing violation
Scheduled event for delayed signal of net "D" at time 13120002 PS was canceled!
File: ./SynGateLevel/tsmc18.v, line = 20382
Scope: TEST_MRMS_FFT.MRMS_FFT.PE2.DO_RE0_reg_11_
Time: 13119771 PS
诸如此类的timing violation
原本以为这样应该是完蛋 output看不到东西
结果竟然我还是可以看到所有的东西 @@
另外我把档案拿到modelsim去跑
又什麽事情都没有 不会有这样的讯息出现
让我现在很纳闷 不知道这到底是怎麽回事
然後要怎麽解决......
以上 不知道是否有板友也曾遇过这样的问题
他的原因是什麽 有没有什麽解决方法呢?
还是就这样放着不管他 @@
感谢大家!!
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 124.218.102.130
1F：→ wildwolf:你的这个讯息不是timing violation 啊 140.113.212.9 03/21 11:31
2F：→ wildwolf:这个跟UDP写法有关，不会影响你的结果 140.113.212.9 03/21 11:31
3F：→ ck881256:谢谢!!那所以这还是tsmc18.v的问题罗? @@118.161.149.101 03/21 15:00