作者ck881256 (豬北鼻)
看板comm_and_RF
標題[問題] 有關verilog在做gate-level simulation的問題
時間Wed Feb 20 18:06:18 2008
如題 我現在在做tsmc 0.18um Artisan製程的gate-level simulation
不過在模擬時遇到這個warning
"Failed Attempt to annotate to non-existent path"
範例如下:
failed attempt to annotate to non-existent path (IOPATH (posedge B) Y)
of instance dffpos_inst1 of module DFFPOSX1 <xxxx.sdf file, line xxxx>
去查網路上的討論發現似乎是tsmc18.v跟產生出來的.sdf
兩者對於timing的設定語法不同
(.sdf會設定 edge-triggered但tsmc18.v則無)
雖然說現在gate-level是跑得出來 都沒啥問題
不過我還是想消到這個warning 因為不知道會不會有影響 >"<
(網路討論是說可以用write_sdf -noedge來消掉
可是現在新版的DV早就沒-noedge這個選項了吧 @@)
總之大家如果有人會 或是也曾遇過這個問題的話
請幫幫我 謝謝!!感激不盡!!
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 218.167.13.100
1F：→ wildwolf:去改.v檔，把SDF的condition delay 寫進 140.113.212.9 02/21 15:51
2F：→ wildwolf:去，只是得要改數百的cell，這也是 CIC 140.113.212.9 02/21 15:52
3F：→ wildwolf:不改的原因。或者是寫出 1.0 的 SDF 140.113.212.9 02/21 15:53
4F：→ wildwolf:直接捨棄 condition delay 不用 140.113.212.9 02/21 15:53
5F：→ wildwolf:另外你問到有啥影響，基本上就是代表這個 140.113.212.9 02/21 15:54
6F：→ wildwolf:delay沒有正確的 annotate 到 simulation 140.113.212.9 02/21 15:54
7F：→ wildwolf:所以你看到的 cell delay 就是 .v 裡面寫 140.113.212.9 02/21 15:55
8F：→ wildwolf:的數值 (一般是 1.0ns) 140.113.212.9 02/21 15:56
9F：→ ck881256:謝謝您的回答!那我想請問一下 用1.0的SDF124.218.102.130 02/21 21:59
10F：→ ck881256:(捨棄cond. delay)去跑 這樣的model不是124.218.102.130 02/21 22:00
11F：→ ck881256:也會不準嗎@@難道真的只能手動改tsmc18.v124.218.102.130 02/21 22:01
12F：→ ck881256:才可得到較準的結果囉?有沒有第三種方法?124.218.102.130 02/21 22:02
13F：→ wildwolf:0.18um的design用 1.0 SDF 去跑就可以了 140.113.212.9 02/22 10:41
14F：→ wildwolf:第三種方法就是使用 cell characterize 140.113.212.9 02/22 10:41
15F：→ wildwolf:重建所有cell的 .lib 和 .v，就ok 了 140.113.212.9 02/22 10:42
16F：→ wildwolf:不過不是一般的學生玩得起的.... 140.113.212.9 02/22 10:43
17F：→ wildwolf:第四種方法則是改用 bgx_shell, 然後 140.113.212.9 02/22 10:44
18F：→ wildwolf:write_sdf 時加上 -edges check_edge 140.113.212.9 02/22 10:44
19F：→ wildwolf:其實我覺得你 APR 的時候 STA 可以通過 140.113.212.9 02/22 10:46
20F：→ wildwolf:比較重要, cond. delay 除非嚴重影響到 140.113.212.9 02/22 10:47
21F：→ wildwolf:gate-level simulation,不然不用花太多心 140.113.212.9 02/22 10:48
22F：→ wildwolf:思。而且會出這個問題的原因是因為 .18 140.113.212.9 02/22 10:48
23F：→ wildwolf:的 library 沒人要 maintain 了...等你改 140.113.212.9 02/22 10:50
24F：→ wildwolf:用新的 .13 90nm library 都沒這個問題了 140.113.212.9 02/22 10:51