作者zador (小紅帽他ㄚ婆)
看板comm_and_RF
標題[問題] PDK裡面的MOS LAYOUT
時間Sun Sep 2 20:48:14 2007
小弟目前有一個問題想請問各位
在PDK裡面的RF MOS LATOUT是將Source端橫跨
於drain端跟gate端拉出來
這樣的layout方法是不是較為不妥
(因為之前在做類比時並不是這樣畫法)
不知道各位在做LAYOUT時是否有重新在畫一顆
source端沒橫跨gate端跟drain端但是size一樣的mos
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 163.22.18.90
1F：推 ilovecatch:建議RF就用裡面建好的layout 123.195.52.15 09/02 22:00
2F：→ wildwolf:重點不是那種方式好不好，而是他的 layou 140.113.212.31 09/03 07:07
3F：→ wildwolf:有對應的 SPICE model, 但是你的沒有 140.113.212.31 09/03 07:08
4F：推 neaman:有的公扑|最佳化layout, re-modeling218.168.166.191 09/04 21:39
5F：→ zador:不知道neaman大大是什麼意思不太懂 163.22.18.90 09/04 21:54
6F：推 ilovecatch:應該是自己layout自己建立model 123.195.52.15 09/04 21:57
7F：→ zador:在類比的MOS在上面跨Metal除了雜散電容增加ꔠ 163.22.18.90 09/04 21:57
8F：→ zador:Metal本身電壓的訊號會去干擾到Poly電壓 163.22.18.90 09/04 21:58
9F：→ zador:但是RF應該也是一樣吧但重畫MODEL就不準 163.22.18.90 09/04 22:04
10F：推 neaman:有的公司自行最佳化layout,然後re-modeling218.168.165.249 09/05 23:06
11F：→ neaman:foundry提供的pcell,parasitics太大218.168.165.249 09/05 23:08
12F：→ neaman:有公司整套PDK重做,變成差異化的秘密武器218.168.165.249 09/05 23:09