作者hoperkey (來開個科技業HATE板吧)
看板comm_and_RF
標題[問題] 請教一個verilog語法的問題
時間Mon Jun 11 15:24:47 2007
verilog2001中
有一項功能是 $signed(變數)
如果變數一開始宣告unsigned
經過$signed()之後可以轉換成signed
請問一下
這種寫法可以synthesis嗎
謝謝
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◆ From: 203.69.97.52
1F：推 bighead319:先不管可不可合成，這麼做似乎不太好140.113.192.196 06/11 17:28
2F：推 ccjin:可以合成 203.203.147.53 06/15 01:00