作者hoperkey (来开个科技业HATE板吧)
看板comm_and_RF
标题[问题] 请教一个verilog语法的问题
时间Mon Jun 11 15:24:47 2007
verilog2001中
有一项功能是 $signed(变数)
如果变数一开始宣告unsigned
经过$signed()之後可以转换成signed
请问一下
这种写法可以synthesis吗
谢谢
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◆ From: 203.69.97.52
1F：推 bighead319:先不管可不可合成，这麽做似乎不太好140.113.192.196 06/11 17:28
2F：推 ccjin:可以合成 203.203.147.53 06/15 01:00