作者cu0222 (愛丸主義)
看板comm_and_RF
標題[問題] verilog合成電路後要怎麼轉成netlist檔?
時間Sat Mar 17 02:05:05 2007
我已經寫好verilog code，也利用"design vision"將code
從behavior-level轉成gate-leve，接下來我要用什麼方法或有什麼軟體
將此gate-level的電路轉成netlist(有點類似cadence->export->CDL)
或是layout檔(.dgs)，拜託各位知道的學長同學給我點指點，感激不盡
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.112.5.66
1F：→ wildwolf:CIC提供的cell-library，合成後，先APR 140.113.212.31 03/17 09:10
2F：→ wildwolf:然後把GDS傳到CIC工作站抽XRC，最後在CIC 140.113.212.31 03/17 09:10
3F：→ wildwolf:工作站上跑 nanosim 140.113.212.31 03/17 09:11