作者cu0222 (爱丸主义)
看板comm_and_RF
标题[问题] verilog合成电路後要怎麽转成netlist档?
时间Sat Mar 17 02:05:05 2007
我已经写好verilog code，也利用"design vision"将code
从behavior-level转成gate-leve，接下来我要用什麽方法或有什麽软体
将此gate-level的电路转成netlist(有点类似cadence->export->CDL)
或是layout档(.dgs)，拜托各位知道的学长同学给我点指点，感激不尽
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◆ From: 140.112.5.66
1F：→ wildwolf:CIC提供的cell-library，合成後，先APR 140.113.212.31 03/17 09:10
2F：→ wildwolf:然後把GDS传到CIC工作站抽XRC，最後在CIC 140.113.212.31 03/17 09:10
3F：→ wildwolf:工作站上跑 nanosim 140.113.212.31 03/17 09:11