作者xuwei (態度 意志 心)
看板comm_and_RF
標題[問題] 設計PLL的一個問題
時間Sat Mar 10 17:11:46 2007
我在用matlab跑PLL的settling time的波形時
波形會lock一段時間(大約100us)後 會週期的發生重新"翹"起來的情形再lock
再"翹"起來再lock
ps."翹"起來大約有0.1V
請問這樣子正常嗎 請問有經驗的人都怎麼解決的
因為我改loop filter的值還是無法完全消除週期"翹"起來的情形
懇請指教 謝謝
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.112.48.110
1F：→ charleshu:應該是phase margin太少,加個零點看看!221.169.217.133 03/10 18:15
2F：→ xuwei:謝謝~~我會試試看的 140.112.48.110 03/10 18:51
3F：推 Zoomyoyo:我猜K直設小一點應該也可以 140.112.17.147 03/10 19:01