作者xuwei (态度 意志 心)
看板comm_and_RF
标题[问题] 设计PLL的一个问题
时间Sat Mar 10 17:11:46 2007
我在用matlab跑PLL的settling time的波形时
波形会lock一段时间(大约100us)後 会周期的发生重新"翘"起来的情形再lock
再"翘"起来再lock
ps."翘"起来大约有0.1V
请问这样子正常吗 请问有经验的人都怎麽解决的
因为我改loop filter的值还是无法完全消除周期"翘"起来的情形
恳请指教 谢谢
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◆ From: 140.112.48.110
1F：→ charleshu:应该是phase margin太少,加个零点看看!221.169.217.133 03/10 18:15
2F：→ xuwei:谢谢~~我会试试看的 140.112.48.110 03/10 18:51
3F：推 Zoomyoyo:我猜K直设小一点应该也可以 140.112.17.147 03/10 19:01