※ 引述《a0808996 (dammmmm)》之銘言： : 快訊／傳輝達找台積電生產3D DRAMAI記憶體供應鏈恐迎新變局 : https://news.cnyes.com/news/id/6651653 : 優分析 Uanalyze2026-11-06 23:00 : 2026年11月06日（優分析／產業數據中心報導） : 記憶體供應吃緊、價格上漲，晶片設計業者開始尋求更多供應來源。市場傳出，台積電 : (2330-TW)正評估跨足先進記憶體生產，並應輝達NVIDIA(NVDA-US)要求，著手規劃3D : DRAM製造。若計畫成行，台積電在AI晶片供應鏈的角色將從邏輯晶片代工與先進封裝， : 進一步擴展至記憶體製造。 : 根據The Information引述知情人士說法，台積電近期已開始擬定3D DRAM生產計畫，但 : 何時投產、將如何取得所需廠房仍不清楚。台積電尚未對相關消息置評。 : 目前先進DRAM供應主要集中在三星、SK海力士與美光Micron(MU-US)。隨著AI運算需求增 : 加，晶片設計業者對記憶體的需求也持續擴大，供應來源相對集中的情況下，尋找新產 : 能成為客戶關注的問題。 : 台積電目前已透過先進封裝參與AI晶片與高頻寬記憶體(HBM)整合，並為SK海力士HBM4供 : 應基底晶粒。基底晶粒負責控制等邏輯功能，與儲存資料的DRAM記憶體晶粒不同；此次 : 傳出台積電評估生產3D DRAM，涉及的範圍將進一步延伸至記憶體本身。 : 不過，3D DRAM仍處於評估及規劃階段，實際投產時間與產能規模尚未確定，短期能否增 : 加記憶體供應，仍需視後續建廠與製造進度而定。 : ※ 本文經「優分析」授權轉載，原文出處:原文連結 : ※ 免責聲明：文中所提的個股、基金、期貨商品內容僅供參考，並非投資建議，投資人 : 應獨立判斷，審慎評估風險。 以下只是個人猜測其架構，且也只是硬體愛好者的個人論述， 而非真實有業界的說法，雖然有查過相關資訊，但以下的猜想也僅供參考： 這個3D DRAM不是單純地把DRAM像HBM那樣一層又一層的用TSV串起來， 而是在記憶架構上比較像早期Intel Iris Pro內顯的eDRAM， 作為L4 Cache（由於Dram的電容訊號響應較SRAM開關組合慢，故不能用於L3 Cache）， L4到L3之間需要再過一層邏輯控管計算單元， 但其立體架構又像是AMD 3D Vcache那樣， 把上述的L4 Cache架在邏輯運算晶粒（例如GPU Die）的上方或下方， 視哪一種常態單位面積發熱量比較大（通常是邏輯），就放在上方。 再用Cu-Cu鍵合等方式來連接。 這種方式的好處就是Cache總容量可以再增大至少4倍以上， 達到256MB級以上，甚至GB級的L4 Cache， 減少資料運算在邏輯晶粒到HBM記憶體之間的時間與能量耗損。 但問題在於DRAM的結構限制，使運作溫度上限比SRAM和邏輯晶粒還低， 且通常上方的邏輯晶粒溫度較高，會對DRAM造成積熱問題， 溫度一旦升高，電容就容易漏電，需要經常輸入電壓電流更新穩態。 溫度的梯度差異也會造成物理應力上的變化，製作時需保持加熱後結構不變形。 這也非常考驗tsmc在晶粒製程、後端組合封裝的良率與穩定性。 也因為這種結構是結合邏輯晶粒與DRAM的製程， 因此目前也只有三星，理論上是完全且直接的台積電對手， 而美光與海力士，也只能在EDA設計上和台積電互相連絡協調， 在Cu-Cu鍵合位置的設計上一致，再依與台積電確認過的設計， 進行DRAM Die的生產與測試，之後送往台積電， 進行洗淨、研磨等表面加工，再與台積電生產的邏輯晶粒上下結合， 最後再做後端的封裝測試，一切沒問題就可出廠。 當然如果台積電在DRAM die上如果積累足夠的研發專利壁壘， 且不與美光或是海力士有任何專利糾紛，或已經有相關授權， 才可能考慮連同DRAM die一起自身生產， 這也是目前台積電在這件新聞上最令人憂心的部分。 至於最早的消費級L4 DRAM Cache產品開發與生產的Intel， 就不知道何時才會有這種類似的東西， 再次出現在伺服器端，甚至消費者產品了。 如果證實該台積電要使用該技術無誤， 則三星應該是股價受傷最重， 至於美光和海力士，就要看台積電的DRAM Die是要怎麼取得的了， 是來自這兩個就會漲，反之如果是台積電自身製造就會跌。 Intel就完全不知道了，畢竟先前專利仍在，但在AI話語權就很單薄…。 --

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