作者appleswill (Cheryl)
看板Programming
標題Verilog已進入死胡同求開竅(作業文)
時間Tue Mar 24 04:19:47 2020
大家好
目前嘗試實作LC64 processor
已經困住2個禮拜不知道哪裡有問題
只好來向板上的高手求一點提示
若違反版規請板主刪除 謝謝
Assembly:
期望lw 完畢後cmp若相同則跳到start處
https://i.imgur.com/rSXy5vD.png
Display出來卻只有reg2:
https://i.imgur.com/DeOeKMv.png
這就算了, 居然ja
https://i.imgur.com/14e6Rgn.png
上網比對別人寫過的, 也查不出有什麼問題
懇求高手看穿真相給予指教
感謝萬分
code很長, 放在這邊:
https://github.com/maysa92/LC64-MIPS/tree/master/cmp.ja
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1F：推 wupaul: 寫的跟C一樣，當然怪怪的 你addr那邊有很 42.77.206.32 03/25 00:58
2F：→ wupaul: 大的問題阿 42.77.206.32 03/25 00:58
3F：→ wupaul: 不能用軟體的想法寫verilpg 42.77.206.32 03/25 00:59
4F：→ wupaul: reg wire 的概念想搞清楚吧 42.77.206.32 03/25 01:00
5F：→ wupaul: 然後每個模組就用一個檔案 比較好讀 42.77.206.32 03/25 01:01
6F：推 wupaul: 有規定要pipline嗎？ 42.77.206.32 03/25 01:04
7F：推 wupaul: 同步電路比較好設計欸 42.77.206.32 03/25 01:19
8F：→ wupaul: 還是你原本就要設計非同步？ 42.77.206.32 03/25 01:20
9F：推 wupaul: regfile 的部分，讀檔不用特別去判斷讀檔 42.77.206.32 03/25 01:29
10F：→ wupaul: 的位置是否有改變！ 42.77.206.32 03/25 01:29
11F：推 wupaul: 仔細看才發現wire reg觀念沒錯然後竟然沒 42.77.206.32 03/25 06:37
12F：→ wupaul: 有testbench 42.77.206.32 03/25 06:37
13F：推 wupaul: 再來就是dump 出一個波形檔，這樣子才deb 42.77.206.32 03/25 06:42
14F：→ wupaul: ug， 要不然也不知道是哪條訊號線出錯 42.77.206.32 03/25 06:42
15F：→ wupaul: 前面我打的推文就不用看了 哈哈，先試著 42.77.206.32 03/25 06:46
16F：→ wupaul: 產生出波形檔吧，這樣才會知道哪裡錯，希 42.77.206.32 03/25 06:46
17F：→ wupaul: 望能幫到你 42.77.206.32 03/25 06:46
18F：→ appleswill: 謝謝wu大的回覆, 太感謝了 76.73.241.96 03/25 07:53
19F：→ wupaul: 加油 218.164.7.57 03/25 10:23