作者appleswill (Cheryl)
看板Programming
标题Verilog已进入死胡同求开窍(作业文)
时间Tue Mar 24 04:19:47 2020
大家好
目前尝试实作LC64 processor
已经困住2个礼拜不知道哪里有问题
只好来向板上的高手求一点提示
若违反版规请板主删除 谢谢
Assembly:
期望lw 完毕後cmp若相同则跳到start处
https://i.imgur.com/rSXy5vD.png
Display出来却只有reg2:
https://i.imgur.com/DeOeKMv.png
这就算了, 居然ja
https://i.imgur.com/14e6Rgn.png
上网比对别人写过的, 也查不出有什麽问题
恳求高手看穿真相给予指教
感谢万分
code很长, 放在这边:
https://github.com/maysa92/LC64-MIPS/tree/master/cmp.ja
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※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 76.73.241.96 (美国)
※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Programming/M.1584994789.A.774.html
1F：推 wupaul: 写的跟C一样，当然怪怪的 你addr那边有很 42.77.206.32 03/25 00:58
2F：→ wupaul: 大的问题阿 42.77.206.32 03/25 00:58
3F：→ wupaul: 不能用软体的想法写verilpg 42.77.206.32 03/25 00:59
4F：→ wupaul: reg wire 的概念想搞清楚吧 42.77.206.32 03/25 01:00
5F：→ wupaul: 然後每个模组就用一个档案 比较好读 42.77.206.32 03/25 01:01
6F：推 wupaul: 有规定要pipline吗？ 42.77.206.32 03/25 01:04
7F：推 wupaul: 同步电路比较好设计欸 42.77.206.32 03/25 01:19
8F：→ wupaul: 还是你原本就要设计非同步？ 42.77.206.32 03/25 01:20
9F：推 wupaul: regfile 的部分，读档不用特别去判断读档 42.77.206.32 03/25 01:29
10F：→ wupaul: 的位置是否有改变！ 42.77.206.32 03/25 01:29
11F：推 wupaul: 仔细看才发现wire reg观念没错然後竟然没 42.77.206.32 03/25 06:37
12F：→ wupaul: 有testbench 42.77.206.32 03/25 06:37
13F：推 wupaul: 再来就是dump 出一个波形档，这样子才deb 42.77.206.32 03/25 06:42
14F：→ wupaul: ug， 要不然也不知道是哪条讯号线出错 42.77.206.32 03/25 06:42
15F：→ wupaul: 前面我打的推文就不用看了 哈哈，先试着 42.77.206.32 03/25 06:46
16F：→ wupaul: 产生出波形档吧，这样才会知道哪里错，希 42.77.206.32 03/25 06:46
17F：→ wupaul: 望能帮到你 42.77.206.32 03/25 06:46
18F：→ appleswill: 谢谢wu大的回覆, 太感谢了 76.73.241.96 03/25 07:53
19F：→ wupaul: 加油 218.164.7.57 03/25 10:23