作者Rockwho (RocK ME)
看板PLT
標題[問題] verilog競賽問題
時間Fri Feb 5 18:06:20 2010
s1:begin
...
a = a + 1;
if(a == ...)
begin
...
...
end
...
end
模擬出來的值是對的，但以reg觀念來想似乎應該要再等一個cycle
如果以真實合成出來的正確性來看，我是否該再等一個state再做判斷?
請指教~
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◆ From: 163.22.24.184
※ 編輯: Rockwho 來自: 163.22.24.184 (02/05 18:07)