作者Rockwho (RocK ME)
看板PLT
标题[问题] verilog竞赛问题
时间Fri Feb 5 18:06:20 2010
s1:begin
...
a = a + 1;
if(a == ...)
begin
...
...
end
...
end
模拟出来的值是对的,但以reg观念来想似乎应该要再等一个cycle
如果以真实合成出来的正确性来看,我是否该再等一个state再做判断?
请指教~
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 163.22.24.184
※ 编辑: Rockwho 来自: 163.22.24.184 (02/05 18:07)