作者Rockwho (RocK ME)
看板PLT
標題[問題] verilog小問題
時間Fri Oct 23 01:29:21 2009
請教一下
以RTL的角度來看，FSM中的state可以為空的嗎?
也就是什麼都不寫
如果可以那他又會合出什麼東西來呢?
謝謝指教
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◆ From: 220.132.194.51
1F：→ menspower:我比較好奇為何會想留一個什麼都不作的狀態... 10/23 02:38
2F：→ menspower:然後合成時工具應該預設會幫你化簡掉... 10/23 02:39
3F：→ menspower:以上是小弟拙見...歡迎各位一起討論指教～ 10/23 02:40
4F：→ Rockwho:想讓某個module處於永遠靜止的狀態，感謝回答 10/23 08:31
5F：→ menspower:靜止？！或許可以考慮Gated Colock～ 10/23 09:42
6F：推 hilorrk:會合出latch吧 不穩定 10/26 19:22
7F：→ menspower:囧...現在才發現key錯...是clock...抱歉～ 10/26 23:16