作者Rockwho (RocK ME)
看板PLT
标题[问题] verilog小问题
时间Fri Oct 23 01:29:21 2009
请教一下
以RTL的角度来看，FSM中的state可以为空的吗?
也就是什麽都不写
如果可以那他又会合出什麽东西来呢?
谢谢指教
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 220.132.194.51
1F：→ menspower:我比较好奇为何会想留一个什麽都不作的状态... 10/23 02:38
2F：→ menspower:然後合成时工具应该预设会帮你化简掉... 10/23 02:39
3F：→ menspower:以上是小弟拙见...欢迎各位一起讨论指教～ 10/23 02:40
4F：→ Rockwho:想让某个module处於永远静止的状态，感谢回答 10/23 08:31
5F：→ menspower:静止？！或许可以考虑Gated Colock～ 10/23 09:42
6F：推 hilorrk:会合出latch吧 不稳定 10/26 19:22
7F：→ menspower:囧...现在才发现key错...是clock...抱歉～ 10/26 23:16