突破深次微米製程技術 DFM引領奈米IC設計新風潮 新電子科技雜誌247期10月號 當製程技術進入90奈米後，半導體物理特性的變異，已非以往單靠晶圓廠或光罩廠的光學 鄰近效應修正或相位移光罩等技術所能掌控，因而使得在設計初期即須考量後期製造問題 的可製造性設計觀念開始萌芽，同時也為半導體產業鏈間的關係帶來新的轉變。 可製造性設計(Design for Manu-facturability, DFM)的議題已如星火燎原般地在半導體 產業蔓延開來。 今年7月底，於美國舊金山舉行的第43屆設計自動化會議(DAC 2006)即是以DFM為主題，展 覽會場上處處可見眾多電子設計自動化(EDA)業者強力推廣DFM產品。 8月間，全球第三大EDA工具供應商明導國際(Mentor Graphics)執行長暨主席Walden Rhines也於台灣新竹所舉行的EDA技術論壇中，明確指出DFM發展的重要性。 9月初，同樣也在新竹舉行的2006年台灣新思科技(Synopsys)miniDAC技術研討會上，該公 司研發副總裁Michael Jackson(圖1)在專題演說中強調，DFM技術將為EDA業界與半導體產 業帶來新的前景，該公司同時也已正式推出一套完整的DFM平台解決方案PrimeYield，以 因應此一發展趨勢。 此外，益華國際(Cadence)於9月中旬在美國矽谷所舉辦的CDNLive!年度使用者大會中，專 題剖析在奈米製程世代所遭遇的挑戰，並提出DFM技術重要發展趨勢。 不僅如此，包括全球晶圓代工廠龍頭台灣積體電路公司(TSMC)、IBM、三星電子(Samsung Electronics)、特許半導體(Chartered Semiconductor)、以及聯華電子(UMC)等，也都相 繼推出DFM服務方案。一時間，DFM成了半導體產業備受矚目的焦點話題。 奈米製程驅使 DFM躍然而起 簡單來說，所謂DFM即是在設計階段就考量後段製造時所可能遭遇的問題與變異 (Variation)。台積電設計服務行銷處設計自動化及服務行銷專案副處長吳國雄(圖2)表示 ，半導體製程在進入130奈米世代後，有幾個現象開始出現，首先是連線或邏輯閘延遲 (Interconnect or Gate Delay)，也因此，台積電自130奈米製程開始，即採用銅製程來 解決此一問題。 此外，雖然晶片尺寸微縮、功耗降低，但漏電流(Leakage Current)卻大增，晶片溫度也 愈來愈高。再者，矽晶結構與GDS的形狀也開始變化，設計工程師所畫的布局線路，與實 際製造時所長出的半導體線路並不相同，也因而影響到晶片運作時序(Timing)與功能，讓 產品良率大受影響，而這些問題在進入90奈米以下製程後，將更形嚴重。 益華國際(Cadence)DFM產品行銷事業群總監David Thon(圖3)進一步指出，設計、材料與 製程三者間的相互作用，是導致良率問題加劇的主要原因。他表示，過去所須考量的製程 缺陷多半是導孔(Via)或落塵(Particle)所造成的問題，晶圓廠尚能處理。然而，至65與 45奈米後，除上述問題外，更增添許多新缺陷，尤其又以微影(Lithography)與化學機械 研磨(CMP)過程所造成的影響較大。這些因為製程變異所帶來問題，就必須藉由DFM的技術 加以改善。 事實上，DFM的觀念已存在多時。早在1994年，國際半導體材料設備業者聯盟Sematech Consortium即提出在製作光罩前的布局資料查驗階段，加入補償修正布局圖形的光學鄰近 效應修正(Optical Proximity Correction, OPC)及相位移光罩(Phase Shift Mask, PSM) 等解析度增強技術(Resolution Enhancement Technology, RET)，以協助晶圓代工廠與光 罩廠做出更接近於原始布局圖形的光罩與IC電路。Thon表示，這些即是具有DFM精神的技 術。不過，以往OPC作業多半是在實體布局設計完成後於晶圓廠或光罩廠中進行，而今所 謂DFM技術則已融入整個設計流程之中。 奈米製程的費用不斷升高，而影響設計良率的相關問題卻愈來愈多，亦是讓DFM市場增溫 的另一項因素。Thon指出，以往0.18或0.13微米時，成本還可控制在2,500萬美元左右， 但此一數字在90、65奈米製程中將急遽增加，市場更預估在45奈米時，光是投資在軟體工 具的費用就高達數億美元，其中更有相當大的部分是在於DFM與良率導向設計(Design for Yield, DFY)(圖4)，足見得DFM的重要性已不可同日而語。 力拱DFM市場 TSMC占主導地位 誠如Thon所言，現今DFM的觀念已逐漸整合至整個IC設計流程中，相對也讓以往分工明確 的產業鏈關係重新定義。Mentor亞太區行銷總監張維德(圖5)表示，過去IC設計業者與晶 圓廠間分工界線相當清楚，當前者將完成DRC/LVS驗證(Design Rule Check/Layout-versus-Schematic Verification)的GDSII交給後者簽核(Sign-off)之後， 晶圓廠即背負起製程良率的重責大任。如今，為了克服奈米世代IC良率的挑戰，IC設計公 司、晶圓廠與EDA業者必須共同合作，因而改變奈米世代的產業鏈關係(圖6)。 在此合作關係中，晶圓廠扮演著主導的角色。張維德進一步指出，為了達成DFM的目的， 晶圓廠必須釋放出更多與良率相關的製程參數供IC設計業者參考，然而其所提供的資料對 設計者而言並不易理解，因此須透過EDA業者從中協助，將資料轉換成視覺化的圖像，方 便IC設計工程師判讀。 因此，除了以往的設計規則與電性參數模型(SPICE Model)之外，晶圓廠還必須再提供一 套DFM設計規則供IC設計業者參考。吳國雄指出，這些設計規則是由晶圓廠龐大的製程資 料中蒐集整理而出，並加以精準化及最佳化，以避免因為導入太多不必要的規則，而降低 設計的靈活性，讓產品喪失競爭力。 至於這些DFM設計規則的精準度如何？吳國雄則強調，DFM資料係採模型化基礎規則 (Model-based Rule)所建立的統計數據，以台積電每年所生產的晶圓高達500多萬片為例 ，製程資料相當豐富，如此龐大的採樣母體，將有助於精準度的提升，以及代表性的建立 。 事實上，DFM技術的發展關鍵，便在於晶圓廠所提供的製程參數的代表性與精準度。不過 ，由於這些資料是維持晶圓廠領導地位的密秘武器，即便資料均已加密，但部分市場人士 仍認為，在商業利益的考量下，晶圓廠是否會將更多良率相關的參數資料釋出仍有待觀察 。對此，張維德認為，應該回歸晶圓廠存在的本質來思考此一問題。他表示，在摩爾定律 的驅動下，半導體製程技術持續向深次微米的方向發展，是不變的趨勢。因此，對晶圓廠 而言，要永續經營，就必須不斷以良率來證明此一方向的可行性，才能推動整體產業往前 邁進。從此一角度觀之，晶圓廠不見得會有所保留。 Thon也指出，未來晶圓廠分享加密後的製程模型參數，將與現今提供檢查規則一樣普遍， 並將會協助設計者導入使用製程參數，以減少設計的挑戰。 此外，為了讓設計業者所使用的EDA工具，能正確無誤地讀取晶圓廠所提供的DFM資料，晶 圓廠也須與EDA業者合作，並加以審核、認證，各家EDA業者的工具，只要通過晶圓廠認可 ，即可加入DFM互通(Compliance)行列。這對EDA業者而言，不啻是最佳的宣傳管道，特別 是爭取加入台積電等重量級晶圓廠的互通行列。 DFM工具定義不明 設計業者難以適從 除了晶圓廠大力促成DFM市場外，EDA業者亦是另一強大的驅動力。台灣工業銀行(IBT)綜 合研究所半導體產業研究副理王旭昇表示，DFM市場的興起，為EDA產業注入一股新的成長 動力，一掃過去幾年成長停滯的陰霾(圖7)，同時也引起許多創投公司高度注意。他進一 步指出，2005年創投公司在EDA領域投入約1.6億美元的資金，是2002年以來最高的紀錄。 此外，DFM解決方案則為EDA產業最熱門的領域之一，市場預估，2006年可提供DFM解決方 案的業者就已超過60家，未來市場更將進入戰國時代(圖8)。 以目前全球前三大EDA業者為例，均已推出相關的DFM解決方案。Thon指出，Cadence已從 去年下半年底陸續推出相關產品，包括實體驗證系統(Physical Verification System, PVS)、Virtuoso RET Suite，以及Chip Optimizer。未來將會把偵測(Detection)、修正 (Correction)、預防(Prevetion)的流程整合至DFM技術中，並落實在IC設計流程中。 Jackson則強調，Synopsys的PrimeYield設有微影互通檢查(Lithography Compliance Checking, LCC)模組，可在設計過程中及早向使用者指出潛在的微影錯誤與製程變異；並 有模型化基礎的CMP模組，可找出與分析不均勻的金屬填充區塊；另外，關鍵區域分析 (Critical Area Analysis, CAA)模組，可針對設計布局中較有可能產生良率毀損的區域 ，進行分析與改進，以提供設計者更高的可預測性。 Mentor的DFM產品發展取向則較偏重設計後段的檢驗、修正。張維德指出，Mentor的DFM產 品主要是架構在Calibre的平台上，包括可協助設計者在OPC作業前預先模擬分析的 Calibre Litho Friendly Design(LFD)、可模擬驗證OPC作業成效的Calibre Yield Analyzer、可將上述分析結果加以強化的Yield Enhancer，以及可在實際晶圓產出後，鑑 識裸晶失敗位置，進而分析錯誤熱點(Hot Spot)的可測試性設計工具(Design for Test, DFT)Yield Assist。 除此之外，還有許多新創公司(Start-ups)針對DFM市場需求，提供單點工具(Point Tool) ，較活躍的業者包括專注發展後解析度增強技術驗證(Post-RET Verification, PRV)與 DFP(DFM in Layout-to-silicon-pattern Transfer)領域的Anckor、英特爾(Intel)與科 磊(KLA-Tencor)投資的Clear Shape、提供微影模擬工具的Brion、致力於「可製造性設計 視圖」(DFM View)技術的Aprio，以及改善矽晶圓電氣特性的Blaze DFM等。 在各種規模廠商競相投入下，DFM的EDA工具市場顯得熱鬧滾滾，然而，由於各家業者所推 出的DFM產品功能、定位均大異其趣，也讓IC設計業者無所適從。張維德表示，現在DFM的 定義不清，讓IC設計業者不知該相信哪一家業者的說辭。王旭昇也指出，這種現象，不但 讓市場研究機構難以找出統一的標準進行分析比較，也對產業的發展造成困擾。 由於DFM的選擇，將影響未來投入生產後的結果，因此對IC設計業者而言也就格外謹慎。 在眾說紛紜的市場環境下，便有業者提出以TSMC馬首是瞻的說法，這也使得爭取TSMC的 DFM互通，成了EDA業者重要的發展策略。 不過，張維德認為，DFM的設計規則其實是視各家晶圓廠的情況而有所不同，意即每家晶 圓廠雖有共通的問題，但也有不同之處，如在落塵所造成的影響上，都不盡相同，因此 EDA業者必須能跟不同的晶圓廠合作，而非一體適用。因此，能夠讓全球超過半數以上的 晶圓廠使用的DFM工具，相對在產品的定義上就擁有較大的影響力。他強調，使用者需要 的是完整的建議與工具，協助其快速提升良率，且不須再花額外的精神去整合其他單項工 具。對大型的EDA業者而言，較有足夠的資源來滿足此一需求。 65奈米導入情形成關鍵　DFM市場指日可待 在晶圓廠與EDA業者大力鼓吹下，DFM的價值已逐漸在市場確立。然而，市場究竟何時成形 ，王旭昇指出，主要的關鍵將在65奈米製程。他表示，DFM所針對的是奈米世代IC設計， 以90奈米製程來看，對DFM的需求較小，可有可無，對良率影響不大。但到65奈米製程時 ，導入DFM與否，對於良率將有關鍵性影響。因此，以目前的市場情形來看，由於使用65 奈米製程的業者仍僅有處理器、繪圖晶片與現場可編程閘陣列(FPGA)等少數幾家，因此整 體市場規模仍然不大，以整合元件製造商(IDM)需求較高。 張維德也表示，由於IDM業者亟欲提升產品良率與競爭力，因此對於DFM工具的導入甚為積 極。同時，由於其可一手包辦設計到產品製造所有過程，因此也可較精準地評估所使用的 DFM工具效能，以做為後續發展策略的參考。 至於晶圓廠方面，雖然EDA業者戮力爭取合作機會，但由於市場仍處於發展階段，許多產 品功能尚未齊全，甚至必須與晶圓廠共同定義，因此很難要求正式的付費使用，對營收的 挹注微乎其微。 整體而言，不論是對EDA業者、晶圓廠、無晶圓廠IC設計業者(Fabelss)或IDM來說，DFM市 場的成形，對其發展都將注入一股重要的能量，只是現階段來說，在主流製程尚未進入65 奈米世代，且相關協助開發的工具軟體還在初期發展，相對使得整體市場仍處於蓄勢待發 的狀態。 由於65奈米以下製程困難度愈來愈高，且應用的產品相對較少，也讓市場質疑DFM會不會 只是很小的市場，到頭來更成為曇花一現。對此，張維德強調，製程技術的遲緩或停滯不 前，是因為業者使用新製程的動力不足，就像90奈米出現OPC問題一樣，DFM也需要一段時 間來排除市場疑慮，至於何時起飛，則視65奈米的設計需求與晶圓廠解決這些問題的速度 ，兩者配合才會發生。他認為，走入65奈米是必然的方向，應用產品也將逐漸從記憶體、 處理器、繪圖晶片，與FPGA等產品，進入到特定應用積體電路(ASIC)市場，這才是成長的 動力來源。 Thon也認為，半導體的物理特性將會持續驅動DFM市場的需求及成長，未來的發展前景相 當樂觀。 華矽半導體總經理郭大經也指出，對IC設計業者來說，導入新的製程的迫切性，主要視產 品特性而定。由於90奈米以下製程生產成本大幅增加，因此並非每一種類的產品均適合採 用先進製程來生產，舉例而言，如射頻(RF)產品的特性，是隨著製程技術的持續提升而提 高，因此新製程的持續推進就顯得格外很重要。此外，諸如多媒體影音晶片等消費性IC產 品，由於對功耗與晶片尺寸的要求較高，因此就必須透過製程的提升才能達到。 另一方面，晶圓廠也積極透過行銷策略，來推廣客戶在新製程技術的導入比例，因此也將 有助於縮短DFM市場成形的時間。 郭大經表示，由於90、65等奈米製程在研發費用相當高，晶圓廠在初期必須考量成本攤提 ，因此IC設計業者的製程使用費用也相對較高。然而，當晶圓廠成本攤提完後，也就可以 反應在先進製程的費用上，提高市場採用的興趣，待經濟規模成形後，就可進一步擴大成 為市場主流製程。因此，65奈米的採用，只是時間點的問題。 此外，郭大經也以EDA工具使用者的角度表示，儘管不斷推陳出新的EDA工具，可協助IC設 計業者克服各種新的挑戰，但除了工具功能的豐富性外，IC設計工程師對工具的熟悉程度 ，也是新工具能否在市場上獲得肯定，並發揮真正效益的重要關鍵。 也因此，如何開發出更具友善性的使用環境，並能與現有設計環境相容的EDA工具，以降 低設計人員的進入門檻，提高採用效益，即成為EDA業者在發展DFM產品不可忽視的重要原 則。 對於DFM究竟能為無晶圓IC設計業者提供什麼樣的價值，吳國雄表示，要從晶圓廠龐大的 製程資料中，找出對良率有價值的製程參數，是一項相當複雜且困難度相當高的工作，而 晶圓廠與EDA業者願意大費心思一起合作，DFM必定有其重要的價值所在。 以IDM而言，其最大的競爭優勢，即在擁有從設計、實作到製造完整過程的專業技術知識 ，這些跨領域的知識是其他業者所無法掌握的。相對的，晶圓代工廠如今大力投入DFM的 開發，即是將這些原本僅IDM擁有的跨領域知識，包裝在DFM的產品中，提供給無晶圓IC設 計公司，以增加其產品競爭力，這也就是DFM最重要的價值所在。 打造虛擬製造的設計環境 至於，下一步DFM市場將如何變化，張維德表示，由於DFM的發展仍屬初期階段，還有許多 在晶圓廠端與EDA供應商端的問題有賴雙方更緊密的共同合作，才能讓DFM的產品更加成熟 與完整，使用效益也可更為提升。 此外，Thon也指出，整個IC設計流程已逐漸由以往的設計收斂(Design Closure)朝向製造 收斂(Manufacturing Closure)的開發思維發展。他表示，在以往講求設設計收斂的時代 ，設計者追求的是各個功能區塊間整合度的最佳化，而如今面臨先進製程製造諸多挑戰下 ，設計者則已良率為首要考量，也因此DFM將在此一情境中，占有重要的發展地位。 而針對DFM未來的發展方向，Thon則認為，由於用在DFM設計中的製程模型化規則資料將會 愈來愈多，進而造成整體設計環境運算作業的負擔增加，因此EDA的軟體架構必須可有效 率地進行擴充，將運算作業分散至不同的處理器執行，並致力達成可使用100顆以上的分 散式處理器日以繼夜執行的目標。 張維德也強調，由於65奈米以下製程的設計規則繁多，資料庫龐大，因此未來將朝向如何 提升執行效率線性化的方向發展，並透過三位數以上的中央處理器來達成。 另一方面，由於未來GDSII檔案大小將會愈來愈大，經過金屬填充(Metal Fill)與OPC處理 後，可能達到兆位元(Terabit)的等級，GDSII已難以負荷，因而許多EDA業者也已朝向 OASIS(類似GDSII的一種資料格式)發展，可將檔案縮小10倍之多。 奈米製程為摩爾定律的發展做了最佳的詮釋，也讓IC設計業者的產品創意得以充分實現。 不過，其所帶來的製程挑戰與變異也讓相關業者傷透腦筋，而DFM技術的出現，著實為這 一切帶來新的曙光。 Thon強調，DFM的概念已被整合至設計實作中，並從Sign-off階段同時向上與向下移植， 未來IC設計業者將擁有一個虛擬製造的設計環境，透過EDA工具的協助，進行問題偵測、 修正及預防，進一步提高整體IC製造良率。 http://203.66.123.22/ne/magazine/magazine_article.asp?Id=1481 --

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