突破深次微米制程技术 DFM引领奈米IC设计新风潮 新电子科技杂志247期10月号 当制程技术进入90奈米後，半导体物理特性的变异，已非以往单靠晶圆厂或光罩厂的光学 邻近效应修正或相位移光罩等技术所能掌控，因而使得在设计初期即须考量後期制造问题 的可制造性设计观念开始萌芽，同时也为半导体产业链间的关系带来新的转变。 可制造性设计(Design for Manu-facturability, DFM)的议题已如星火燎原般地在半导体 产业蔓延开来。 今年7月底，於美国旧金山举行的第43届设计自动化会议(DAC 2006)即是以DFM为主题，展 览会场上处处可见众多电子设计自动化(EDA)业者强力推广DFM产品。 8月间，全球第三大EDA工具供应商明导国际(Mentor Graphics)执行长暨主席Walden Rhines也於台湾新竹所举行的EDA技术论坛中，明确指出DFM发展的重要性。 9月初，同样也在新竹举行的2006年台湾新思科技(Synopsys)miniDAC技术研讨会上，该公 司研发副总裁Michael Jackson(图1)在专题演说中强调，DFM技术将为EDA业界与半导体产 业带来新的前景，该公司同时也已正式推出一套完整的DFM平台解决方案PrimeYield，以 因应此一发展趋势。 此外，益华国际(Cadence)於9月中旬在美国矽谷所举办的CDNLive!年度使用者大会中，专 题剖析在奈米制程世代所遭遇的挑战，并提出DFM技术重要发展趋势。 不仅如此，包括全球晶圆代工厂龙头台湾积体电路公司(TSMC)、IBM、三星电子(Samsung Electronics)、特许半导体(Chartered Semiconductor)、以及联华电子(UMC)等，也都相 继推出DFM服务方案。一时间，DFM成了半导体产业备受瞩目的焦点话题。 奈米制程驱使 DFM跃然而起 简单来说，所谓DFM即是在设计阶段就考量後段制造时所可能遭遇的问题与变异 (Variation)。台积电设计服务行销处设计自动化及服务行销专案副处长吴国雄(图2)表示 ，半导体制程在进入130奈米世代後，有几个现象开始出现，首先是连线或逻辑闸延迟 (Interconnect or Gate Delay)，也因此，台积电自130奈米制程开始，即采用铜制程来 解决此一问题。 此外，虽然晶片尺寸微缩、功耗降低，但漏电流(Leakage Current)却大增，晶片温度也 愈来愈高。再者，矽晶结构与GDS的形状也开始变化，设计工程师所画的布局线路，与实 际制造时所长出的半导体线路并不相同，也因而影响到晶片运作时序(Timing)与功能，让 产品良率大受影响，而这些问题在进入90奈米以下制程後，将更形严重。 益华国际(Cadence)DFM产品行销事业群总监David Thon(图3)进一步指出，设计、材料与 制程三者间的相互作用，是导致良率问题加剧的主要原因。他表示，过去所须考量的制程 缺陷多半是导孔(Via)或落尘(Particle)所造成的问题，晶圆厂尚能处理。然而，至65与 45奈米後，除上述问题外，更增添许多新缺陷，尤其又以微影(Lithography)与化学机械 研磨(CMP)过程所造成的影响较大。这些因为制程变异所带来问题，就必须藉由DFM的技术 加以改善。 事实上，DFM的观念已存在多时。早在1994年，国际半导体材料设备业者联盟Sematech Consortium即提出在制作光罩前的布局资料查验阶段，加入补偿修正布局图形的光学邻近 效应修正(Optical Proximity Correction, OPC)及相位移光罩(Phase Shift Mask, PSM) 等解析度增强技术(Resolution Enhancement Technology, RET)，以协助晶圆代工厂与光 罩厂做出更接近於原始布局图形的光罩与IC电路。Thon表示，这些即是具有DFM精神的技 术。不过，以往OPC作业多半是在实体布局设计完成後於晶圆厂或光罩厂中进行，而今所 谓DFM技术则已融入整个设计流程之中。 奈米制程的费用不断升高，而影响设计良率的相关问题却愈来愈多，亦是让DFM市场增温 的另一项因素。Thon指出，以往0.18或0.13微米时，成本还可控制在2,500万美元左右， 但此一数字在90、65奈米制程中将急遽增加，市场更预估在45奈米时，光是投资在软体工 具的费用就高达数亿美元，其中更有相当大的部分是在於DFM与良率导向设计(Design for Yield, DFY)(图4)，足见得DFM的重要性已不可同日而语。 力拱DFM市场 TSMC占主导地位 诚如Thon所言，现今DFM的观念已逐渐整合至整个IC设计流程中，相对也让以往分工明确 的产业链关系重新定义。Mentor亚太区行销总监张维德(图5)表示，过去IC设计业者与晶 圆厂间分工界线相当清楚，当前者将完成DRC/LVS验证(Design Rule Check/Layout-versus-Schematic Verification)的GDSII交给後者签核(Sign-off)之後， 晶圆厂即背负起制程良率的重责大任。如今，为了克服奈米世代IC良率的挑战，IC设计公 司、晶圆厂与EDA业者必须共同合作，因而改变奈米世代的产业链关系(图6)。 在此合作关系中，晶圆厂扮演着主导的角色。张维德进一步指出，为了达成DFM的目的， 晶圆厂必须释放出更多与良率相关的制程参数供IC设计业者参考，然而其所提供的资料对 设计者而言并不易理解，因此须透过EDA业者从中协助，将资料转换成视觉化的图像，方 便IC设计工程师判读。 因此，除了以往的设计规则与电性参数模型(SPICE Model)之外，晶圆厂还必须再提供一 套DFM设计规则供IC设计业者参考。吴国雄指出，这些设计规则是由晶圆厂庞大的制程资 料中蒐集整理而出，并加以精准化及最佳化，以避免因为导入太多不必要的规则，而降低 设计的灵活性，让产品丧失竞争力。 至於这些DFM设计规则的精准度如何？吴国雄则强调，DFM资料系采模型化基础规则 (Model-based Rule)所建立的统计数据，以台积电每年所生产的晶圆高达500多万片为例 ，制程资料相当丰富，如此庞大的采样母体，将有助於精准度的提升，以及代表性的建立 。 事实上，DFM技术的发展关键，便在於晶圆厂所提供的制程参数的代表性与精准度。不过 ，由於这些资料是维持晶圆厂领导地位的密秘武器，即便资料均已加密，但部分市场人士 仍认为，在商业利益的考量下，晶圆厂是否会将更多良率相关的参数资料释出仍有待观察 。对此，张维德认为，应该回归晶圆厂存在的本质来思考此一问题。他表示，在摩尔定律 的驱动下，半导体制程技术持续向深次微米的方向发展，是不变的趋势。因此，对晶圆厂 而言，要永续经营，就必须不断以良率来证明此一方向的可行性，才能推动整体产业往前 迈进。从此一角度观之，晶圆厂不见得会有所保留。 Thon也指出，未来晶圆厂分享加密後的制程模型参数，将与现今提供检查规则一样普遍， 并将会协助设计者导入使用制程参数，以减少设计的挑战。 此外，为了让设计业者所使用的EDA工具，能正确无误地读取晶圆厂所提供的DFM资料，晶 圆厂也须与EDA业者合作，并加以审核、认证，各家EDA业者的工具，只要通过晶圆厂认可 ，即可加入DFM互通(Compliance)行列。这对EDA业者而言，不啻是最佳的宣传管道，特别 是争取加入台积电等重量级晶圆厂的互通行列。 DFM工具定义不明 设计业者难以适从 除了晶圆厂大力促成DFM市场外，EDA业者亦是另一强大的驱动力。台湾工业银行(IBT)综 合研究所半导体产业研究副理王旭昇表示，DFM市场的兴起，为EDA产业注入一股新的成长 动力，一扫过去几年成长停滞的阴霾(图7)，同时也引起许多创投公司高度注意。他进一 步指出，2005年创投公司在EDA领域投入约1.6亿美元的资金，是2002年以来最高的纪录。 此外，DFM解决方案则为EDA产业最热门的领域之一，市场预估，2006年可提供DFM解决方 案的业者就已超过60家，未来市场更将进入战国时代(图8)。 以目前全球前三大EDA业者为例，均已推出相关的DFM解决方案。Thon指出，Cadence已从 去年下半年底陆续推出相关产品，包括实体验证系统(Physical Verification System, PVS)、Virtuoso RET Suite，以及Chip Optimizer。未来将会把侦测(Detection)、修正 (Correction)、预防(Prevetion)的流程整合至DFM技术中，并落实在IC设计流程中。 Jackson则强调，Synopsys的PrimeYield设有微影互通检查(Lithography Compliance Checking, LCC)模组，可在设计过程中及早向使用者指出潜在的微影错误与制程变异；并 有模型化基础的CMP模组，可找出与分析不均匀的金属填充区块；另外，关键区域分析 (Critical Area Analysis, CAA)模组，可针对设计布局中较有可能产生良率毁损的区域 ，进行分析与改进，以提供设计者更高的可预测性。 Mentor的DFM产品发展取向则较偏重设计後段的检验、修正。张维德指出，Mentor的DFM产 品主要是架构在Calibre的平台上，包括可协助设计者在OPC作业前预先模拟分析的 Calibre Litho Friendly Design(LFD)、可模拟验证OPC作业成效的Calibre Yield Analyzer、可将上述分析结果加以强化的Yield Enhancer，以及可在实际晶圆产出後，监 识裸晶失败位置，进而分析错误热点(Hot Spot)的可测试性设计工具(Design for Test, DFT)Yield Assist。 除此之外，还有许多新创公司(Start-ups)针对DFM市场需求，提供单点工具(Point Tool) ，较活跃的业者包括专注发展後解析度增强技术验证(Post-RET Verification, PRV)与 DFP(DFM in Layout-to-silicon-pattern Transfer)领域的Anckor、英特尔(Intel)与科 磊(KLA-Tencor)投资的Clear Shape、提供微影模拟工具的Brion、致力於「可制造性设计 视图」(DFM View)技术的Aprio，以及改善矽晶圆电气特性的Blaze DFM等。 在各种规模厂商竞相投入下，DFM的EDA工具市场显得热闹滚滚，然而，由於各家业者所推 出的DFM产品功能、定位均大异其趣，也让IC设计业者无所适从。张维德表示，现在DFM的 定义不清，让IC设计业者不知该相信哪一家业者的说辞。王旭昇也指出，这种现象，不但 让市场研究机构难以找出统一的标准进行分析比较，也对产业的发展造成困扰。 由於DFM的选择，将影响未来投入生产後的结果，因此对IC设计业者而言也就格外谨慎。 在众说纷纭的市场环境下，便有业者提出以TSMC马首是瞻的说法，这也使得争取TSMC的 DFM互通，成了EDA业者重要的发展策略。 不过，张维德认为，DFM的设计规则其实是视各家晶圆厂的情况而有所不同，意即每家晶 圆厂虽有共通的问题，但也有不同之处，如在落尘所造成的影响上，都不尽相同，因此 EDA业者必须能跟不同的晶圆厂合作，而非一体适用。因此，能够让全球超过半数以上的 晶圆厂使用的DFM工具，相对在产品的定义上就拥有较大的影响力。他强调，使用者需要 的是完整的建议与工具，协助其快速提升良率，且不须再花额外的精神去整合其他单项工 具。对大型的EDA业者而言，较有足够的资源来满足此一需求。 65奈米导入情形成关键　DFM市场指日可待 在晶圆厂与EDA业者大力鼓吹下，DFM的价值已逐渐在市场确立。然而，市场究竟何时成形 ，王旭昇指出，主要的关键将在65奈米制程。他表示，DFM所针对的是奈米世代IC设计， 以90奈米制程来看，对DFM的需求较小，可有可无，对良率影响不大。但到65奈米制程时 ，导入DFM与否，对於良率将有关键性影响。因此，以目前的市场情形来看，由於使用65 奈米制程的业者仍仅有处理器、绘图晶片与现场可编程闸阵列(FPGA)等少数几家，因此整 体市场规模仍然不大，以整合元件制造商(IDM)需求较高。 张维德也表示，由於IDM业者亟欲提升产品良率与竞争力，因此对於DFM工具的导入甚为积 极。同时，由於其可一手包办设计到产品制造所有过程，因此也可较精准地评估所使用的 DFM工具效能，以做为後续发展策略的参考。 至於晶圆厂方面，虽然EDA业者戮力争取合作机会，但由於市场仍处於发展阶段，许多产 品功能尚未齐全，甚至必须与晶圆厂共同定义，因此很难要求正式的付费使用，对营收的 挹注微乎其微。 整体而言，不论是对EDA业者、晶圆厂、无晶圆厂IC设计业者(Fabelss)或IDM来说，DFM市 场的成形，对其发展都将注入一股重要的能量，只是现阶段来说，在主流制程尚未进入65 奈米世代，且相关协助开发的工具软体还在初期发展，相对使得整体市场仍处於蓄势待发 的状态。 由於65奈米以下制程困难度愈来愈高，且应用的产品相对较少，也让市场质疑DFM会不会 只是很小的市场，到头来更成为昙花一现。对此，张维德强调，制程技术的迟缓或停滞不 前，是因为业者使用新制程的动力不足，就像90奈米出现OPC问题一样，DFM也需要一段时 间来排除市场疑虑，至於何时起飞，则视65奈米的设计需求与晶圆厂解决这些问题的速度 ，两者配合才会发生。他认为，走入65奈米是必然的方向，应用产品也将逐渐从记忆体、 处理器、绘图晶片，与FPGA等产品，进入到特定应用积体电路(ASIC)市场，这才是成长的 动力来源。 Thon也认为，半导体的物理特性将会持续驱动DFM市场的需求及成长，未来的发展前景相 当乐观。 华矽半导体总经理郭大经也指出，对IC设计业者来说，导入新的制程的迫切性，主要视产 品特性而定。由於90奈米以下制程生产成本大幅增加，因此并非每一种类的产品均适合采 用先进制程来生产，举例而言，如射频(RF)产品的特性，是随着制程技术的持续提升而提 高，因此新制程的持续推进就显得格外很重要。此外，诸如多媒体影音晶片等消费性IC产 品，由於对功耗与晶片尺寸的要求较高，因此就必须透过制程的提升才能达到。 另一方面，晶圆厂也积极透过行销策略，来推广客户在新制程技术的导入比例，因此也将 有助於缩短DFM市场成形的时间。 郭大经表示，由於90、65等奈米制程在研发费用相当高，晶圆厂在初期必须考量成本摊提 ，因此IC设计业者的制程使用费用也相对较高。然而，当晶圆厂成本摊提完後，也就可以 反应在先进制程的费用上，提高市场采用的兴趣，待经济规模成形後，就可进一步扩大成 为市场主流制程。因此，65奈米的采用，只是时间点的问题。 此外，郭大经也以EDA工具使用者的角度表示，尽管不断推陈出新的EDA工具，可协助IC设 计业者克服各种新的挑战，但除了工具功能的丰富性外，IC设计工程师对工具的熟悉程度 ，也是新工具能否在市场上获得肯定，并发挥真正效益的重要关键。 也因此，如何开发出更具友善性的使用环境，并能与现有设计环境相容的EDA工具，以降 低设计人员的进入门槛，提高采用效益，即成为EDA业者在发展DFM产品不可忽视的重要原 则。 对於DFM究竟能为无晶圆IC设计业者提供什麽样的价值，吴国雄表示，要从晶圆厂庞大的 制程资料中，找出对良率有价值的制程参数，是一项相当复杂且困难度相当高的工作，而 晶圆厂与EDA业者愿意大费心思一起合作，DFM必定有其重要的价值所在。 以IDM而言，其最大的竞争优势，即在拥有从设计、实作到制造完整过程的专业技术知识 ，这些跨领域的知识是其他业者所无法掌握的。相对的，晶圆代工厂如今大力投入DFM的 开发，即是将这些原本仅IDM拥有的跨领域知识，包装在DFM的产品中，提供给无晶圆IC设 计公司，以增加其产品竞争力，这也就是DFM最重要的价值所在。 打造虚拟制造的设计环境 至於，下一步DFM市场将如何变化，张维德表示，由於DFM的发展仍属初期阶段，还有许多 在晶圆厂端与EDA供应商端的问题有赖双方更紧密的共同合作，才能让DFM的产品更加成熟 与完整，使用效益也可更为提升。 此外，Thon也指出，整个IC设计流程已逐渐由以往的设计收敛(Design Closure)朝向制造 收敛(Manufacturing Closure)的开发思维发展。他表示，在以往讲求设设计收敛的时代 ，设计者追求的是各个功能区块间整合度的最佳化，而如今面临先进制程制造诸多挑战下 ，设计者则已良率为首要考量，也因此DFM将在此一情境中，占有重要的发展地位。 而针对DFM未来的发展方向，Thon则认为，由於用在DFM设计中的制程模型化规则资料将会 愈来愈多，进而造成整体设计环境运算作业的负担增加，因此EDA的软体架构必须可有效 率地进行扩充，将运算作业分散至不同的处理器执行，并致力达成可使用100颗以上的分 散式处理器日以继夜执行的目标。 张维德也强调，由於65奈米以下制程的设计规则繁多，资料库庞大，因此未来将朝向如何 提升执行效率线性化的方向发展，并透过三位数以上的中央处理器来达成。 另一方面，由於未来GDSII档案大小将会愈来愈大，经过金属填充(Metal Fill)与OPC处理 後，可能达到兆位元(Terabit)的等级，GDSII已难以负荷，因而许多EDA业者也已朝向 OASIS(类似GDSII的一种资料格式)发展，可将档案缩小10倍之多。 奈米制程为摩尔定律的发展做了最佳的诠释，也让IC设计业者的产品创意得以充分实现。 不过，其所带来的制程挑战与变异也让相关业者伤透脑筋，而DFM技术的出现，着实为这 一切带来新的曙光。 Thon强调，DFM的概念已被整合至设计实作中，并从Sign-off阶段同时向上与向下移植， 未来IC设计业者将拥有一个虚拟制造的设计环境，透过EDA工具的协助，进行问题侦测、 修正及预防，进一步提高整体IC制造良率。 http://203.66.123.22/ne/magazine/magazine_article.asp?Id=1481 --

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