作者cu0222 (愛丸主義)
看板NTUEE_Lab426
標題[問題] verilog合成電路後要怎麼轉成netlist檔?
時間Sat Mar 17 02:16:21 2007
我已經寫好verilog code，也利用"design vision"將code
從behavior-level轉成gate-leve，接下來我要用什麼方法或有什麼軟體
將此gate-level的電路轉成netlist(有點類似cadence->export->CDL)
或是layout檔(.dgs)，拜託各位知道的學長同學給我點指點，感激不盡
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.112.5.66