作者cu0222 (爱丸主义)
看板NTUEE_Lab426
标题[问题] verilog合成电路後要怎麽转成netlist档?
时间Sat Mar 17 02:16:21 2007
我已经写好verilog code，也利用"design vision"将code
从behavior-level转成gate-leve，接下来我要用什麽方法或有什麽软体
将此gate-level的电路转成netlist(有点类似cadence->export->CDL)
或是layout档(.dgs)，拜托各位知道的学长同学给我点指点，感激不尽
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