作者TommyKSHS (湯米)
看板NTUEE113HW
標題[求救] 積電作業 HW3 verilog
時間Tue Dec 13 22:52:09 2011
我跑了 ncverilog +access+r tb_Comparator_51.v lib.v Comparator_51.v
這個指令後
出現了
The tool has encountered an unexpected condition and must exit.
Contact Cadence Design Systems customer support about this
problem and provide enough information to help us reproduce it,
including the logfile that contains this error message.
TOOL: ncsim 08.20-s024
HOSTNAME: cad32
OPERATING SYSTEM: SunOS 5.10 Generic_118833-24 sun4u
MESSAGE: sv_seghandler - SIGSEGV while handling SIGSEGV
System task: $fsdbDumpvars
file: ./tb_Comparator_51.v
line: 52
有哪位先進知道這該怎辦…
原本以為逃離資結就不會有 segmentation fault 了
結果連 verilog 都會 segmentation fault 是怎樣… QQQQ
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.112.249.36
1F：推 vincere :今天問過助教了 答案是學校的工作站有問題 已經請人 12/13 22:59
2F：→ vincere :去修了 然後先把dump fsdb那兩行comment out掉 可以 12/13 23:00
3F：→ vincere :看自己結果是否寫對 但無法用nWave來debug很QQ 12/13 23:00
4F：→ TommyKSHS :噢噢！感謝 vincent !! 12/13 23:05
5F：推 Faraday :請問你是用那一台工作站呢? 12/13 23:05
6F：→ TommyKSHS :cad32 12/13 23:06
7F：→ TommyKSHS :Congratulations! Your design passes all the test 12/13 23:06
8F：→ TommyKSHS :這樣就是過了嗎？@@ 12/13 23:06
9F：推 Faraday :我看過testbench,有些錯的情況他也給過 12/13 23:11
10F：→ Faraday :所以用nWave檢查一下吧 12/13 23:11
11F：→ Faraday :不過大部分的情況他都會檢查正確 :) 12/13 23:12
12F：→ TommyKSHS :剛剛看了一下我的 code 的確有錯… 12/13 23:14
13F：推 namejoshua :請問有人出現ncverilog: command not found的問題嗎? 12/14 15:02
14F：→ namejoshua :我有用cad32或33試 也有照ppt上source兩個檔案了 12/14 15:03
15F：推 wind42 :跟樓上一樣的狀況，cad22 cad28 cad30~32都試過Orz 12/14 20:52
16F：推 hschiang :cshrc_new好像是空白的跟別人要了一份放進去就可開了 12/14 22:00
17F：推 namejoshua :喔喔喔!! 好~馬上try try 感謝樓上!! 12/14 23:12
18F：推 namejoshua :真的好了! 原本的cshrc_new不知道啥時變成0byte了= = 12/14 23:21