作者TommyKSHS (汤米)
看板NTUEE113HW
标题[求救] 积电作业 HW3 verilog
时间Tue Dec 13 22:52:09 2011
我跑了 ncverilog +access+r tb_Comparator_51.v lib.v Comparator_51.v
这个指令後
出现了
The tool has encountered an unexpected condition and must exit.
Contact Cadence Design Systems customer support about this
problem and provide enough information to help us reproduce it,
including the logfile that contains this error message.
TOOL: ncsim 08.20-s024
HOSTNAME: cad32
OPERATING SYSTEM: SunOS 5.10 Generic_118833-24 sun4u
MESSAGE: sv_seghandler - SIGSEGV while handling SIGSEGV
System task: $fsdbDumpvars
file: ./tb_Comparator_51.v
line: 52
有哪位先进知道这该怎办…
原本以为逃离资结就不会有 segmentation fault 了
结果连 verilog 都会 segmentation fault 是怎样… QQQQ
--
╭═══╤═══╮ ╰═╮ ╭═╯
│ │ │╭═和平，土地，面包═╮ │ │
│ ╭═╧╧╮╤═╤═╮═╤═╤╧╮ │ │
│ │ ││ │ │ │ │ │ ╰═╤═╯
│ │ ││ │ │ │ │ │ │
╰╧╯╰═══╯╰ ╰ ╰ ╰ ╰ ╰ ─╯
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.112.249.36
1F：推 vincere :今天问过助教了 答案是学校的工作站有问题 已经请人 12/13 22:59
2F：→ vincere :去修了 然後先把dump fsdb那两行comment out掉 可以 12/13 23:00
3F：→ vincere :看自己结果是否写对 但无法用nWave来debug很QQ 12/13 23:00
4F：→ TommyKSHS :噢噢！感谢 vincent !! 12/13 23:05
5F：推 Faraday :请问你是用那一台工作站呢? 12/13 23:05
6F：→ TommyKSHS :cad32 12/13 23:06
7F：→ TommyKSHS :Congratulations! Your design passes all the test 12/13 23:06
8F：→ TommyKSHS :这样就是过了吗？@@ 12/13 23:06
9F：推 Faraday :我看过testbench,有些错的情况他也给过 12/13 23:11
10F：→ Faraday :所以用nWave检查一下吧 12/13 23:11
11F：→ Faraday :不过大部分的情况他都会检查正确 :) 12/13 23:12
12F：→ TommyKSHS :刚刚看了一下我的 code 的确有错… 12/13 23:14
13F：推 namejoshua :请问有人出现ncverilog: command not found的问题吗? 12/14 15:02
14F：→ namejoshua :我有用cad32或33试 也有照ppt上source两个档案了 12/14 15:03
15F：推 wind42 :跟楼上一样的状况，cad22 cad28 cad30~32都试过Orz 12/14 20:52
16F：推 hschiang :cshrc_new好像是空白的跟别人要了一份放进去就可开了 12/14 22:00
17F：推 namejoshua :喔喔喔!! 好~马上try try 感谢楼上!! 12/14 23:12
18F：推 namejoshua :真的好了! 原本的cshrc_new不知道啥时变成0byte了= = 12/14 23:21