※ [本文轉錄自 Electronics 看板] 作者: jfsu (水精靈) 看板: Electronics 標題: Re: [問題] 請問IC的VIH VIL 時間: Tue Mar 23 11:20:06 2010 ※ 引述《CCMAKE (￾NNN￾N)》之銘言： : 請問各位大大 : 在IC的datasheet中會規定有VIH及VIL的值 : 意思是說input電壓要高於或低於這兩個值 : 內部才判定為high或是low : 小弟想要請教的是 : 在IC內部的input buffer電路是怎麼樣達成的呢?? : datasheet所定的VIH跟VIL的值 : 是單純的是PMOS與NMOS的threshold嗎?? : 或是怎麼樣決定的呢?? : 另外如果外部輸入電壓在中間值 : 也就是VIL<input<VIH : 這樣子IC的input buffer是不是會一直漏電 (P,NMOS有crossbar current從VDD到地) : IC會採取甚麼樣的方式來防止這種情形呢?? : 是請客戶依照SPEC給 : 或是還會有其他的電路來防止呢?? : 感謝各位大大回答^^ 在回答問題之前，我們先來談談IC內部的CMOS Input Buffer，在設計時的考量。 1.直流規格(DC Spec.):VIH, VIL, Vtrigger, Isb, Rin 2.交流規格(AC Spec.):Tdlh, Tdhl, ICC, Cin, Cload 3.靈敏度(Sensitivity):Process, Temperature, Voltage... 4.靜電防護與閂鎖免疫度(ESD & Latch-up immunity) 我們可以劃個簡圖表示: Icc, Isb, δVcc, δIcc │ ┌────────┴──────┐ VIH, VIL, Vtrigger │ │ Tdlh, Tdhl ——→│ CMOS I/P Buffer │——→ Cload Cin, ESD, Latch-up │ (Process, Temp, Vcc) │ Rin │ │ └────────┬──────┘ │ δVss, δIss, Noise Margin 詳述如下 1.DC Spec: →與電晶體-電晶體邏輯的相容性(TTL Compatible): VIH = 2.0V, VIL = 0.8V, Vtrigger = 1.4~1.5V →Standby Current Isb: i. TTL level, Isb < 200~400uA ii.CMOS level, Isb < 10uA →Pullup or Pulldown Resistor, Rin 2.AC Spec: →最小延遲設計(Min.Delay design): Tdlh, Tdhl, Cload →Min. Operation, Icc & transient δI →Min. Input capacitance, Cin < 5pF 3.Sensitivity →Min. process Sensitivity →Min. Temp. Sensitivity →Max. noise margin 接下來，我們來談談你的問題。 Q:在IC內部的input buffer電路是怎麼樣達成的呢?? 其實，一個CMOS Input Buffer就是一個Level Transfer Inverter，功用就是將外部的 TTL準位轉為內部的CMOS準位。最典型的電路架構就是一個反相器(Inverter, PMOS:10/2, NMOS:50/2)，或是一個NOR閘。(一端的輸入是CS/CE,另一端則是訊號輸入。PMOS:20/2, NMOS:50/2, 10/2)當然啦，這些PMOS與NMOS的W/L根平常的logic gate是完全不一樣的， 因為我們需要特別的VIh與Vil。另外，這兩種架構的Vih與Vil對於Noise margin很差， 之後也有一堆新的改良，只不過，得多耗點layout面積。 Q:datasheet所定的VIH跟VIL的值 是單純的是PMOS與NMOS的threshold嗎?? 或是怎麼樣決定的呢?? 承上，你必須調整inverter或是NOR的PMOS與NMOS的W/L來獲得datasheet上的Vih與Vil值 ，它並非單純的Vth。此外，你必須畫出該Inveter或是NOR的電壓轉移曲線(Voltage Transfer Curve, VTC)並掃瞄輸入電壓從高到低與低到高，並將它們折疊起來，你會 得到一個類似蝴蝶翅膀的圖形(Butterfly plot)，各個重合的點就可以決定它們的high 或low 準位與noise margin這邊請參考個電子學，裡頭都有更詳細的說明。 Q: 另外如果外部輸入電壓在中間值 也就是VIL<input<VIH 這樣子IC的input buffer是不是會一直漏電 (P,NMOS有crossbar current從VDD到地) IC會採取甚麼樣的方式來防止這種情形呢?? 是請客戶依照SPEC給 或是還會有其他的電路來防止呢?? A:當然會漏電，好比膀胱關不緊一樣，滴滴答答的。 　防止的方式有： 1.在datasheet上，註明所有的腳位勿浮接(floating)，需接上Vdd或Gnd。 這是最簡單的方式，如果你不照著作，出事請自行負責。好比一些NC pin。 2.如果應用端的客戶不在乎這些微的漏電（約數百uA），好比你是用在〔非可攜式產品 　　（portable）〕，那就沒差，反正電源是源源不絕的供應，頂多收到電費帳單會多繳 　　一點。 　3.為防止有些呆呆的客戶或是奧客在客訴/客退上刁難，在Input Buffer電路都會再加個 　　所謂的internal pull-down/pull-up電路，也就是當你腳位在沒有使用時，就會將 　　其接到gnd或vdd，當然啦，這些會耗一點靜態電流。datasheet也會註明此設計。 -- 「君知刻酷之積怨，不知忠厚亦能積怨也。夫煢煢孱弱，慘被人戕，就死之時，楚毒萬狀 。孤魂飲泣，銜恨九泉，惟望強暴就誅，一申積憤。而君但見生者之可憫，不見死者之可 悲，刀筆舞文，曲相開脫，遂使兇殘漏網，白骨沉冤。君試設身處地，如君無罪無辜，受 人屠割，魂魄有知，旁觀讞是獄者，改重傷為輕，改多傷為少，改理曲為理直，改有心為 無心，使君切齒之仇，從容脫械，仍縱橫於人世，君感乎怨乎？不是之思，而詡詡以縱惡 為陰功，被枉死者，不仇君而仇誰乎？」 --

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