※ [本文转录自 Electronics 看板] 作者: jfsu (水精灵) 看板: Electronics 标题: Re: [问题] 请问IC的VIH VIL 时间: Tue Mar 23 11:20:06 2010 ※ 引述《CCMAKE (￾NNN￾N)》之铭言： : 请问各位大大 : 在IC的datasheet中会规定有VIH及VIL的值 : 意思是说input电压要高於或低於这两个值 : 内部才判定为high或是low : 小弟想要请教的是 : 在IC内部的input buffer电路是怎麽样达成的呢?? : datasheet所定的VIH跟VIL的值 : 是单纯的是PMOS与NMOS的threshold吗?? : 或是怎麽样决定的呢?? : 另外如果外部输入电压在中间值 : 也就是VIL<input<VIH : 这样子IC的input buffer是不是会一直漏电 (P,NMOS有crossbar current从VDD到地) : IC会采取甚麽样的方式来防止这种情形呢?? : 是请客户依照SPEC给 : 或是还会有其他的电路来防止呢?? : 感谢各位大大回答^^ 在回答问题之前，我们先来谈谈IC内部的CMOS Input Buffer，在设计时的考量。 1.直流规格(DC Spec.):VIH, VIL, Vtrigger, Isb, Rin 2.交流规格(AC Spec.):Tdlh, Tdhl, ICC, Cin, Cload 3.灵敏度(Sensitivity):Process, Temperature, Voltage... 4.静电防护与闩锁免疫度(ESD & Latch-up immunity) 我们可以划个简图表示: Icc, Isb, δVcc, δIcc │ ┌────────┴──────┐ VIH, VIL, Vtrigger │ │ Tdlh, Tdhl ——→│ CMOS I/P Buffer │——→ Cload Cin, ESD, Latch-up │ (Process, Temp, Vcc) │ Rin │ │ └────────┬──────┘ │ δVss, δIss, Noise Margin 详述如下 1.DC Spec: →与电晶体-电晶体逻辑的相容性(TTL Compatible): VIH = 2.0V, VIL = 0.8V, Vtrigger = 1.4~1.5V →Standby Current Isb: i. TTL level, Isb < 200~400uA ii.CMOS level, Isb < 10uA →Pullup or Pulldown Resistor, Rin 2.AC Spec: →最小延迟设计(Min.Delay design): Tdlh, Tdhl, Cload →Min. Operation, Icc & transient δI →Min. Input capacitance, Cin < 5pF 3.Sensitivity →Min. process Sensitivity →Min. Temp. Sensitivity →Max. noise margin 接下来，我们来谈谈你的问题。 Q:在IC内部的input buffer电路是怎麽样达成的呢?? 其实，一个CMOS Input Buffer就是一个Level Transfer Inverter，功用就是将外部的 TTL准位转为内部的CMOS准位。最典型的电路架构就是一个反相器(Inverter, PMOS:10/2, NMOS:50/2)，或是一个NOR闸。(一端的输入是CS/CE,另一端则是讯号输入。PMOS:20/2, NMOS:50/2, 10/2)当然啦，这些PMOS与NMOS的W/L根平常的logic gate是完全不一样的， 因为我们需要特别的VIh与Vil。另外，这两种架构的Vih与Vil对於Noise margin很差， 之後也有一堆新的改良，只不过，得多耗点layout面积。 Q:datasheet所定的VIH跟VIL的值 是单纯的是PMOS与NMOS的threshold吗?? 或是怎麽样决定的呢?? 承上，你必须调整inverter或是NOR的PMOS与NMOS的W/L来获得datasheet上的Vih与Vil值 ，它并非单纯的Vth。此外，你必须画出该Inveter或是NOR的电压转移曲线(Voltage Transfer Curve, VTC)并扫瞄输入电压从高到低与低到高，并将它们折叠起来，你会 得到一个类似蝴蝶翅膀的图形(Butterfly plot)，各个重合的点就可以决定它们的high 或low 准位与noise margin这边请参考个电子学，里头都有更详细的说明。 Q: 另外如果外部输入电压在中间值 也就是VIL<input<VIH 这样子IC的input buffer是不是会一直漏电 (P,NMOS有crossbar current从VDD到地) IC会采取甚麽样的方式来防止这种情形呢?? 是请客户依照SPEC给 或是还会有其他的电路来防止呢?? A:当然会漏电，好比膀胱关不紧一样，滴滴答答的。 　防止的方式有： 1.在datasheet上，注明所有的脚位勿浮接(floating)，需接上Vdd或Gnd。 这是最简单的方式，如果你不照着作，出事请自行负责。好比一些NC pin。 2.如果应用端的客户不在乎这些微的漏电（约数百uA），好比你是用在〔非可携式产品 　　（portable）〕，那就没差，反正电源是源源不绝的供应，顶多收到电费帐单会多缴 　　一点。 　3.为防止有些呆呆的客户或是奥客在客诉/客退上刁难，在Input Buffer电路都会再加个 　　所谓的internal pull-down/pull-up电路，也就是当你脚位在没有使用时，就会将 　　其接到gnd或vdd，当然啦，这些会耗一点静态电流。datasheet也会注明此设计。 -- 「君知刻酷之积怨，不知忠厚亦能积怨也。夫茕茕孱弱，惨被人戕，就死之时，楚毒万状 。孤魂饮泣，衔恨九泉，惟望强暴就诛，一申积愤。而君但见生者之可悯，不见死者之可 悲，刀笔舞文，曲相开脱，遂使凶残漏网，白骨沉冤。君试设身处地，如君无罪无辜，受 人屠割，魂魄有知，旁观谳是狱者，改重伤为轻，改多伤为少，改理曲为理直，改有心为 无心，使君切齿之仇，从容脱械，仍纵横於人世，君感乎怨乎？不是之思，而诩诩以纵恶 为阴功，被枉死者，不仇君而仇谁乎？」 --

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